Los órdenes de puerta Campo-programables de la tecnología IGLOO®2 del microchip (FPGAs) son ideales para las funciones de fines generales tales como Gigabit Ethernet o aviones duales del control del PCI Express®, tendiendo un puente sobre funciones, la extensión y la conversión de la entrada-salida (entrada-salida), el tratamiento del vídeo/de la imagen, la administración de sistemas, y la conectividad segura. Se utilizan en los usos para los mercados de las comunicaciones, industriales, médicos, de la defensa y de la aviación.

La arquitectura IGLOO2 ofrece hasta la cuenta de la puerta 3.6x ejecutada con la tela de la tabla de operaciones de búsqueda de 4 entradas (LUT) con lleva cadenas, dando el funcionamiento 2x, e incluye opciones y los mathblocks integrados múltiples de la memoria para el procesamiento de señales digitales (DSP). De alta velocidad en serie interfaz incluyen PCI expresar (PCIe), 10 Gbps accesorio unidad interfaz (substrato extendido)/XGMII de XAUI (XGXS), más la serialización/la comunicación nativas del deserialization (SerDes), mientras que los datos dobles valoran 2 (DDR2) reguladores de la memoria /DDR3 proporcionan interfaces de la memoria de alta velocidad.

CARACTERÍSTICAS

FPGA de alto rendimiento
- 4 la entrada eficiente LUTs con lleva las cadenas para de alto rendimiento y la energía baja
- Hasta 236 bloques del dual-puerto 18KBit SRAM (SRAM grande) con el funcionamiento síncrono 400MHz (512 x 36, 512 x 32, 1KBit x 18, 1KBit x 16, 2KBit x 9, 2KBit x 8, 4KBit x 4, 8KBit x 2, o 16KBit x 1)
- Hasta 240 bloques del tres-puerto 1KBit SRAM con 2 leen puertos y 1 escribe el puerto (SRAM micro)
- DSP de alto rendimiento
  - Hasta 240 mathblocks rápidos con la multiplicación sin firmar 18 x 18 multiplicación firmada 17, x 17 y acumulador mordido 44
Interfaces en serie de alta velocidad
Hasta 16 carriles de SerDes, cada uno que apoya:
- Extensión de XGXS/XAUI (ejecutar 10 un interfaz de Ethernet PHY de los Gbps (XGMII))
- El interfaz nativo de EPCS SerDes facilita la puesta en práctica del rapidIO serial en tela o un interfaz de SGMII a Ethernet suave MAC
- El PCI expresa el regulador de la punto final (de PCIe)
- base expresa del PCI del carril x1, x2, y x4
- Hasta tamaño máximo de la carga útil 2KBytes
Interfaces de la memoria de alta velocidad
- Hasta 2 reguladores de alta velocidad de la memoria de DDRx
  - HPMS RDA (MDDR) y reguladores de RDA de la tela (FDDR)
  - Ayudas LPDDR/DDR2/DDR3
  - Tarifa de reloj máxima 333MHz
  - SECDED permiten/la característica de la neutralización
  - Apoya los diversos modos de la anchura del autobús de la COPITA, x8, x9, x16, x18, x32, y x36
  - Comando de las ayudas que reordena para optimizar eficacia de la memoria
  - Datos que reordenan, palabra crítica de vuelta de las ayudas primero para cada comando
- Ayuda de SDRAM a través de un regulador suave de la memoria de SDRAM
Subsistema de alto rendimiento de la memoria
- 64KB integró SRAM (el eSRAM)
- Hasta 512KB memoria permanente integrada (eNVM)
- Un SPI/COMM_BLK
- Puente de RDA (2 puente que protege de los datos de puerto R/W a la memoria de RDA) con el interfaz 64-bit de AXI
- Matriz no bloqueando, de múltiples capas del autobús de AHB permitiendo el esquema del multi-amo que apoya 5 amos y 7 esclavos
- Dos interfaces de AHB/APB a la tela de FPGA (capaces maestro/satélite)
- Dos controladores dma para descargar transacciones de los datos
  - acceso directo de memoria periférico del 8-canal (PDMA) para la transferencia de datos entre los periférico de HPMS y la memoria
- Acceso directo de memoria de alto rendimiento (HPDMA) para la transferencia de datos entre el eSRAM y las memorias de RDA
Recursos de sincronización
- Fuentes del reloj
  - Alta precisión 32 kilociclos al oscilador cristalino principal 20MHz
  - 1MHz integró el oscilador de RC
  - 50MHz integró el oscilador de RC
- Hasta 8 circuitos de condicionamiento del reloj (CCCs) con hasta 8 PLLs análogo integrado
  - Reloj de la salida con 8 fases de salida y diferencia de fase 45° (multipliqúese/divisoria, y las capacidades del retraso)
- Frecuencia: entrada 1MHz a 200MHz, salida 20MHz a 400MHz

Voltaje de funcionamiento e I/Os
- voltaje de la base 1.2V
- usuario Multi-estándar I/Os (MSIO/MSIOD)
  - LVTTL/LVCMOS 3.0V (MSIO único)
  - LVCMOS 2.0V, 1.5V, 1.8V, y 2.5V
  - RDA (SSTL2_1and SSTL2_2)
  - Estándares diferenciados de LVDS, de MLVDS, mini-LVDS, y de RSDS
  - PCI
  - LVPECL (receptor único)
- RDA I/Os (DDRIO)
  - RDA, DDR2, DDR3, LPDDR, SSTL2, SSTL18, y HSTL
  - LVCMOS 2.0V, 1.5V, 1.8V, y 2.5V
- Número principal del mercado del usuario I/Os con 5G SerDes
Seguridad
- Rasgos de seguridad del diseño (disponibles en todos los dispositivos)
  - Protección de la propiedad intelectual (IP) a través de rasgos de seguridad únicos y de modelos del uso nuevos a la industria de PLD
  - Llave del usuario y cargamento cifrados del bitstream, permitiendo la programación en ubicaciones menos-de confianza
  - Certificado del dispositivo de la garantía de la cadena de suministro
  - Características aumentadas del anti-pisón
  - Zeroization
- Rasgos de seguridad de los datos (disponibles en los dispositivos superiores)
  - Generador mordido al azar no determinista (NRBG)
  - Servicios criptográficos del usuario (AES-256, SHA-256, motor criptográfico de la curva elíptica (ECC))
  - Inscripción y regeneración dominantes físicamente unclonable de la función del usuario (PUF)
  - Licencia de la cartera de la patente de los DPA del paso del CRI
  - Cortafuegos del hardware que protegen memorias del subsistema del microcontrolador (HPMS)
Confiabilidad
- Solo trastorno del acontecimiento (SEU) inmune
  - Células cero de la configuración de FPGA de la FIT
- Temperatura de empalme
  - 125 °C - temperatura militar
  - 100 °C - temperatura industrial
  - 85 °C - temperatura comercial
- El error doble correcto de solo error detecta la protección (SECDED) en el siguiente:
  - Memorias integradas (eSRAMs)
  - Almacenador intermediario de PCIe
  - Reguladores de la memoria de RDA con modos opcionales de SECDED
- Almacenadores intermediarios ejecutados con los cierres resistentes de SEU en el siguiente:
  - Puentes de RDA (HPMS, MDDR, y FDDR)
  - SPI PRIMERO EN ENTRAR, PRIMERO EN SALIR
  - Comprobación de integridad de la MNV en de ciclo inicial y a pedido
  - Ninguna memoria externa de la configuración requirió
  - Inmediato-en, conserva la configuración cuando está accionado apagado
Energía baja
- Parásitos atmosféricos bajos y poder dinámico
  - Flash*Freeze (modo de F*F) para la tela
- Poder tan bajo como 13mW/Gbps por el carril para los dispositivos de SerDes

USOS

Radio
Cable metálico
Establecimiento de una red y control industriales

Administración de sistemas
Radio segura
Defensa y aviación

BLOQUE DIAGRAMA

Lógica programable ICs 209 de M2GL005-FGG484I 719872 6060 484-BGA

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