Generador de reloj AD9531BCPZ, salida de 1.6 GHz, jitter <1ps, alimentación de 3.3V/5V, control SPI, salidas LVDS/PECL, temperatura industrial para 5G/inalámbrico/redes

Generador de reloj AD9531BCPZ, salida de 1,6 GHz, fluctuación <1ps, alimentación de 3,3 V/5 V, control SPI, salidas LVDS/PECL, temperatura industrial para 5G/redes inalámbricas

CARACTERÍSTICAS

3 núcleos PLL/VCO totalmente integrados (PLL1, PLL2 y PLL3) Rendimiento de fluctuación: 0,462 ps rms típico

PLL1, modo de fracción-N, ancho de banda de 12 kHz a 20 MHz

Detección de pérdida de referencia y bloqueo para cada PLL

Traducciones de frecuencia comunes configurables por pin

Sincronización automática de todas las salidas al encenderse

Capacidad de sincronización manual de la salida

Paquete disponible en un LFCSP de 88 pines

Detalles del PLL1

Modos de fracción-N/entero-N

VCXO externo opcional

Modo de retardo fijo para compensación de fase estática constante

2 entradas de reloj de referencia

Formato de entrada: diferencial/unipolar

Rango de frecuencia: 9,5 MHz a 260 MHz

Conmutación de referencia: manual/automática

10 salidas HSTL/CMOS de fluctuación ultrabaja de hasta 400 MHz Detalles del PLL2

Modo entero-N (1 entrada de reloj de referencia)

Formato de entrada: diferencial/unipolar/cristal1

Rango de frecuencia: 9,5 MHz a 250 MHz

12 salidas HSTL/CMOS de hasta 400 MHz

Detalles del PLL3

Modo entero-N (1 entrada de reloj de referencia)

Formato de entrada: diferencial/unipolar/cristal1

Rango de frecuencia: 9,5 MHz a 250 MHz

12 salidas HSTL/CMOS de hasta 400 MHz

Detalles del PLL3

Modo entero-N (1 entrada de reloj de referencia)

Rango de frecuencia: 9,5 MHz a 100 MHz

Formato de entrada: diferencial/cristal (admite un resonador de cristal de cuarzo de corte AT de 25 MHz a

50 MHz)

2 salidas HSTL/LVDS/CMOS a 400 MHz/150 MHz (diferencial/CMOS)

APLICACIONES

Temporización del controlador de equipos de radio

Generación y distribución de reloj de bajo ruido de fluctuación/fase

Generación y traducción de reloj para SONET, 10GE, 10G FC y otros protocolos de 10 Gbps

Tarjetas de línea de red de 40 Gbps/100 Gbps, incluyendo SONET, ethernet síncrono, OTU2/3/4

Corrección de errores de reenvío (G.710)

Transceptores inalámbricos de alto rendimiento

ATE e instrumentación de alto rendimiento

Infraestructuras de banda ancha

Tarjetas de línea Ethernet, conmutadores y enrutadores

SATA y PCI-express

DESCRIPCIÓN

El AD9531 proporciona una función de generador de reloj de múltiples salidas y tres núcleos de bucle de fase bloqueada (PLL) en chip con frecuencias y formatos de salida programables por SPI.

El PLL1 proporciona dos entradas de referencia y 10 salidas e incluye cuatro configuraciones de bucle seleccionables por el usuario. El PLL tiene un filtro de bucle totalmente integrado que requiere solo un condensador externo (o una red RC en serie). El PLL1 proporciona una amplia gama de frecuencias de salida de hasta 400 MHz y es capaz de funcionar con un oscilador de cristal controlado por voltaje (VCXO) y un filtro de bucle externo, en lugar del oscilador controlado por voltaje (VCO) y el filtro de bucle integrados.

El PLL2 es un PLL entero-N que proporciona una sola entrada de referencia y 12 salidas. El PLL2 sintetiza frecuencias de salida de hasta 400 MHz desde la fuente REF2_x y sincroniza los relojes de salida con la referencia de entrada.

El PLL3 proporciona una sola entrada de referencia y dos salidas. El PLL3 sintetiza frecuencias de salida de hasta 400 MHz desde la fuente REF3_x y sincroniza los relojes de salida con la referencia de entrada. El AD9531 está disponible en un LFCSP de 88 pines y se especifica en el rango de temperatura de funcionamiento de −40°C a +85°C.

A lo largo de esta hoja de datos, los pines multifunción, como LOR/M4, se mencionan por el nombre completo del pin o por una sola función del pin (por ejemplo, LOR, cuando solo esa función es relevante). En otros casos, el texto y las figuras de esta hoja de datos contienen referencias a un canal en lugar de a un pin. Por ejemplo, REF_A se refiere al canal REF_A en lugar de a los pines REF_AP y REF_AN. Del mismo modo, OUT3_1 se refiere al Canal 1 del PLL3 en lugar de a los pines OUT3_1P y OUT3_1N. Además, una notación abreviada para un par de pines reemplaza una referencia explícita a cada pin (por ejemplo, REF_Ax significa los pines REF_AN y REF_AP).

INFORMACIÓN

Dibujo

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