IS42S16320B-7TL SDRAM 64Mb Densidad 166MHz Velocidad 3.3V Operación 16Mx16 Organización LVTTL Interfaz Temporada industrial (-40°C~85°C) Compacto paquete TSOP-II Alta confiabilidad

IS42S16320B-7TL SDRAM 64Mb Densidad 166MHz Velocidad 3.3V Operación 16Mx16 Organización Interfaz LVTTL Temperatura Industrial (-40°C~85°C) Paquete TSOP-II Compacto Alta Fiabilidad

CARACTERÍSTICAS

• Frecuencia de reloj: 166, 143, 133 MHz

• Totalmente síncrono; todas las señales referenciadas a un flanco de reloj positivo

• Banco interno para ocultar el acceso/precarga de fila

• Fuente de alimentación

Vdd Vddq

IS42/45S16320B 3.3V 3.3V

IS42S86400B 3.3V 3.3V

• Interfaz LVTTL

• Longitud de ráfaga programable – (1, 2, 4, 8, página completa)

• Secuencia de ráfaga programable: Secuencial/Entrelazado

• Actualización automática (CBR)

• Autorrefresco

• 8K ciclos de actualización cada 16ms (grado A2) o 64 ms (Comercial, Industrial, grado A1)

• Dirección de columna aleatoria cada ciclo de reloj

• Latencia CAS programable (2, 3 relojes)

• Capacidad de operaciones de lectura/escritura en ráfaga y lectura/escritura única en ráfaga

• Terminación de ráfaga mediante comando de parada de ráfaga y precarga

• Disponible en TSOP-II de 54 pines y W-BGA de 54 bolas (solo x16)

• Rango de temperatura de funcionamiento:

Comercial: 0oC a +70oC

Industrial: -40oC a +85oC

Automotriz, A1: -40oC a +85oC

Automotriz, A2: -40oC a +105oC

DESCRIPCIÓN GENERAL

La SDRAM síncrona de 512Mb de ISSI logra una transferencia de datos de alta velocidad utilizando la arquitectura de tubería. Todas las señales de entrada y salida se refieren al flanco ascendente de la entrada de reloj. La SDRAM de 512Mb se organiza de la siguiente manera.

DESCRIPCIÓN GENERAL DEL DISPOSITIVO

La SDRAM de 512Mb es una memoria de acceso aleatorio dinámica CMOS de alta velocidad diseñada para operar en sistemas de memoria Vdd de 3.3V y Vddq de 3.3V que contienen 536,870,912 bits. Internamente configurada como una DRAM de cuatro bancos con una interfaz síncrona. Cada banco de 134,217,728 bits está organizado como 8,192 filas por 1024 columnas por 16 bits. Cada uno de los bancos de 134,217,728 bits de x8 está organizado como 8,192 filas por 2048 columnas por 8 bits.

La SDRAM de 512Mb incluye un MODO DE ACTUALIZACIÓN AUTOMÁTICA y un modo de ahorro de energía, de bajo consumo. Todas las señales se registran en el flanco positivo de la señal de reloj, CLK. Todas las entradas y salidas son compatibles con LVTTL.

La SDRAM de 512Mb tiene la capacidad de ráfaga de datos de forma síncrona a una alta velocidad de datos con generación automática de direcciones de columna, la capacidad de entrelazar entre bancos internos para ocultar el tiempo de precarga y la capacidad de cambiar aleatoriamente las direcciones de columna en cada ciclo de reloj durante el acceso en ráfaga.

Una precarga de fila con temporización automática iniciada al final de la secuencia de ráfaga está disponible con la función AUTO PRECHARGE habilitada. Precargar un banco mientras se accede a uno de los otros tres bancos ocultará los ciclos de precarga y proporcionará una operación de acceso aleatorio de alta velocidad y sin problemas.

Los accesos de lectura y escritura SDRAM están orientados a ráfagas, comenzando en una ubicación seleccionada y continuando durante un número programado de ubicaciones en una secuencia programada. El registro de un comando ACTIVO comienza los accesos, seguido de un comando READ o WRITE. El comando ACTIVO junto con los bits de dirección registrados se utilizan para seleccionar el banco y la fila a la que se accederá (BA0, BA1 seleccionan el banco; A0-A12 seleccionan la fila). Los comandos READ o WRITE junto con los bits de dirección registrados se utilizan para seleccionar la ubicación de la columna inicial para el acceso en ráfaga.

Las longitudes de ráfaga de LECTURA o ESCRITURA programables consisten en 1, 2, 4 y 8 ubicaciones o página completa, con una opción de terminación de ráfaga.

DESCRIPCIÓN

Las SDRAM de 512Mb son DRAM de cuatro bancos que operan a 3.3V e incluyen una interfaz síncrona (todas las señales se registran en el flanco positivo de la señal de reloj, CLK). Cada uno de los bancos de 134,217,728 bits está organizado como 8,192 filas por 1024 columnas por 16 bits o 8192 filas por 2048 columnas por 8 bits.

Los accesos de lectura y escritura a la SDRAM están orientados a ráfagas; los accesos comienzan en una ubicación seleccionada y continúan durante un número programado de ubicaciones en una secuencia programada. Los accesos comienzan con el registro de un comando ACTIVO, al que luego le sigue un comando READ o WRITE. Los bits de dirección registrados coincidentes con el comando ACTIVO se utilizan para seleccionar el banco y la fila a la que se accederá (BA0 y BA1 seleccionan el banco, A0 A12 seleccionan la fila). Los bits de dirección A0-A9 (x16); A0-A9, A11 (x8) registrados coincidentes con el comando READ o WRITE se utilizan para seleccionar la ubicación de la columna inicial para el acceso en ráfaga.

Antes de la operación normal, la SDRAM debe inicializarse. Las siguientes secciones proporcionan información detallada que cubre la inicialización del dispositivo, la definición del registro, las descripciones de los comandos y el funcionamiento del dispositivo.

INFORMACIÓN

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