Regulador IC GDDR6 8G 256MX32 de la copita de memoria Flash de MT61K256M32JE-14-A 8gb EMMC

MT61K256M32JE-14: Un almacenamiento de datos original de la memoria de la COPITA GDDR6 8G 256MX32 FBGA

Características

• VDD = VDDQ = 1.35V el ±3%, 1.25V el ±3%, y 1.20V – 2%/+3%

• VPP = 1.8V – 3%/+6%

• Tarifa de datos: 12 Gb/s, 14 Gb/s, 16 Gb/s

• 2 canales independientes separados (x16)

• x16/x8 y 2 canales/pseudo configuraciones del modo del canal (PC) fijadas en el reset

• Solos interfaces terminados por el canal para la dirección de comando (CA) y los datos

• Entrada de reloj diferenciado CK_t/CK_c para CA por 2 canales

• Un reloj diferenciado entró WCK_t/WCK_c por el canal para los datos (DQ, DBI_n, el EDC)

• Comando de la tarifa de datos (RDA)/dirección dobles (CK)

• Tarifa de datos del patio (QDR) y datos dobles de la tarifa de datos (RDA) (WCK), dependiendo de la frecuencia de funcionamiento

• arquitectura del prefetch 16n con 256 pedazos por la lectura del arsenal o escribir el acceso

• 16 bancos internos

• 4 grupos bancarios para el tCCDL = 3tCK y 4tCK

• Estado latente LEÍDO programable

• Programable ESCRIBA el estado latente

• Escriba la función de la máscara de los datos vía el autobús de CA con granulosidad sola y doble de la máscara del byte

• Inversión del ómnibus de datos (DBI) e inversión del autobús de CA (CABI)

• Entrada-salida PLL

• Entrenamiento del autobús de CA: Supervisión de la entrada de CA vía señales de DQ/DBI_n/EDC

• Entrenamiento del reloj de WCK2CK con la información de la fase vía señales del EDC

• Los datos leen y escriben el entrenamiento vía primero en entrar, primero en salir leído (profundidad = 6)

• Integridad de lectura/grabación de la transmisión de datos asegurada por el control por redundancia cíclica

• El CRC programable LEYÓ estado latente

• El CRC programable ESCRIBE estado latente

• Modelo programable del control del EDC para los CDR

• Modo de RDQS en los pernos del EDC