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TMS320VC5409APGE16 Procesadores de señales digitales Circuitos integrados DSP QFP144 Circuitos integrados de Texas Instruments
Descripción:
El procesador de señal digital (DSP) de punto fijo TMS320VC5409A
(en lo sucesivo denominado 5409A
a menos que se especifique lo contrario) se basa en una
arquitectura Harvard modificada avanzada que tiene un programa
bus de memoria y tres buses de memoria de datos.Este procesador
proporciona una unidad lógica aritmética (ALU) con un
alto grado de paralelismo, lógica de hardware específica de la
aplicación, memoria en chip y memoria en chip adicional
periféricosLa base de la flexibilidad operativa y la velocidad de
este DSP es una instrucción altamente especializada
colocar.
Los espacios de datos y programas separados permiten el acceso
simultáneo a las instrucciones y datos del programa, proporcionando
un alto grado de paralelismo.Se pueden realizar dos operaciones de
lectura y una operación de escritura en un solo
ciclo.Las instrucciones con almacenamiento paralelo y las
instrucciones específicas de la aplicación pueden utilizar
completamente esta arquitectura.
Además, los datos se pueden transferir entre datos y espacios de
programa.Tal paralelismo apoya una
poderoso conjunto de operaciones aritméticas, lógicas y de
manipulación de bits que se pueden realizar en un solo
ciclo de la máquina.El 5409A también incluye los mecanismos de
control para gestionar interrupciones, repetidos
operaciones y llamadas a funciones.
Especificación: IC de procesador de señal digital de punto fijo
número de parte | TMS320VC5409APGE16 |
Categoría | Circuitos Integrados (CI) |
Embebido - DSP (procesadores de señal digital) | |
Fabricante | Instrumentos Texas |
Serie | TMS320C54x |
Paquete | Bandeja |
Estado de la pieza | Activo |
Escribe | Punto fijo |
Interfaz | Interfaz de host, McBSP |
Velocidad de reloj | 160 MHz |
Memoria no volátil | ROM (32kB) |
RAM en chip | 64kB |
Voltaje - E/S | 3,30 V |
Voltaje - Núcleo | 1,60 V |
Temperatura de funcionamiento | -40°C ~ 100°C (TC) |
Tipo de montaje | Montaje superficial |
Paquete / Caja | 144-LQFP |
Paquete de dispositivo del proveedor | 144-LQFP (20x20) |
Número de producto básico | TMS320 |
Características:
Arquitectura multibus avanzada con tres buses de memoria de datos de 16 bits separados de carga paralela y uno
• Bus de memoria de programa de instrucciones de almacenamiento condicional
• Retorno rápido desde la interrupción
• Unidad lógica aritmética (ALU) de 40 bits que incluye un
• Periféricos On-Chip 40-Bit Barrel Shifter y Dos Independientes - Generador de Acumuladores de Estado de Espera Programable por Software de 40-Bit y Programable
• Multiplicador paralelo de 17 × 17 bits acoplado a un sumador dedicado de 40 bits con conmutación de banco para generador de reloj de bucle (PLL) de multiplicación/acumulación de ciclo único (MAC) con bloqueo de fase programable en chip con operación interna Oscilador o fuente de reloj externa(1) • Unidad de comparación, selección y almacenamiento (CSSU) para – Un temporizador de 16 bits Agregar/selección de comparación del operador Viterbi – Controlador de acceso directo a memoria (DMA) de seis canales
• Codificador de exponente para calcular un valor de exponente de: tres puertos serie con búfer multicanal un valor acumulador de 40 bits en un ciclo único (McBSP) puerto de host paralelo mejorado de 8/16 bits
• Dos generadores de direcciones con ocho registros de interfaz auxiliar (HPI8/16) y dos registros auxiliares
• Control de consumo de energía con IDLE1, unidades aritméticas (ARAU) IDLE2 e instrucciones IDLE3 con
• Bus de datos con función de soporte de bus Modos de apagado • Modo de direccionamiento extendido para 8M × 16 bits
• CLKOUT Off Control para deshabilitar CLKOUT Programa externo máximo direccionable
• Lógica de emulación basada en exploración en chip, Lógica de exploración de límites IEEE Space Std 1149.1 (JTAG) (2)
• RAM en chip de 32 000 × 16 bits Compuesto por: • Matriz de rejilla esférica (BGA) de 144 pines (sufijo GGU): cuatro bloques de RAM de datos/programa de acceso dual en chip de 8 000 × 16 bits
• Paquete plano cuádruple de perfil bajo de 144 pines (LQFP) (sufijo PGE) • ROM en chip de 16 K × 16 bits configurada para memoria de programa
• Tiempo de ejecución de instrucción de punto fijo de ciclo único de 6,25 ns (160 MIPS) • Interfaz paralela externa mejorada (XIO2)
• Instrucción de punto fijo de ciclo único de 8.33 ns
• Tiempo de ejecución de operaciones de repetición de instrucción única y repetición de bloque (120 MIPS) para código de programa
• Voltaje de suministro 3.3-VI/O (160 y 120 MIPS)
• Instrucciones Block-Memory-Move para una mejor gestión de programas y datos
• Voltaje de suministro de núcleo de 1,6 V (160 MIPS)
• Instrucciones con un operando de palabra larga de 32 bits
• Voltaje de suministro central de 1,5 V (120 MIPS) (1) El oscilador en chip no está disponible en todos los dispositivos 5409A.
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