Entrada-salida 550MHz Virtex 5 FPGA de XC5VFX70T-2FF1136I 640
Number modelo:XC5VFX70T-2FF1136I
Cantidad de orden mínima:1 PCS
Condiciones de pago:T/T, Western Union, Paypal, garantía comercial, tarjeta de crédito
Capacidad de la fuente:186 PC
Plazo de expedición:3-5 día
Detalles de empaquetado:Empaquetado del estándar internacional
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Miembro activo
Shenzhen Guangdong China
Dirección:
R1811, edificio de B, torre de Jiahe, No.3006 Shennan mediados de Rd, Shenzhen, China
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Dentro de 27 Horas
Detalles del producto
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Detalles del producto
Entrada-salida 550 megaciclo Virtex-5 de XC5VFX70T-2FF1136I IC FPGA FBGA-1136 640
| Cualidad de producto | Valor del atributo |
|---|---|
| Xilinx | |
| FPGA - Arsenal de puerta programable del campo | |
| Virtex-5 | |
| Entrada-salida 640 | |
| 1 V | |
| - 40 C | |
| + 100 C | |
| SMD/SMT | |
| FBGA-1136 | |
| Tarifa de datos: | 6,5 Gb/s |
| Serie: | XC5VFX70T |
| Marca: | Xilinx |
| RAM distribuido: | kbit 820 |
| Bloque integrado RAM - EBR: | kbit 5328 |
| Frecuencia de funcionamiento máxima: | 550 megaciclos |
| Humedad sensible: | Sí |
| Número de transmisores-receptores: | Transmisor-receptor 16 |
| Tipo de producto: | FPGA - Arsenal de puerta programable del campo |
| Cantidad del paquete de la fábrica: | 1 |
| Subcategoría: | Lógica programable ICs |
| Marca registrada: | Virtex |
550 megaciclos integraron memoria del bloque
• Ayuda síncrona del primero en entrar, primero en salir sin
incertidumbre de la bandera
• Etapas opcionales de la tubería para un rendimiento más alto
• Byte-escriba la capacidad
• Encaminamiento dedicada de la cascada para formar 64K x 1 memoria sin usar la encaminamiento de FPGA
• ECC opcional integrado para los requisitos de memoria de la alto-confiabilidad
• Diseño especial del reducir-poder para la operación de 18 Kbit (y abajo)
• Selección portuaria independiente de la anchura (x1 a x72)
− hasta el total x36 por el puerto para la operación portuaria dual verdadera
− hasta el total x72 por el puerto para la operación portuaria dual simple (un puerto y uno de la lectura escriben portuario)
Pedazos de la memoria del − más paridad/ayuda de la memoria del banda lateral para las anchuras x9, x18, x36, y x72
Configuraciones del − de 32K x 1 a 512 x 72 (8K x 4 a 512 x 72 para la operación del primero en entrar, primero en salir)
• Etapas opcionales de la tubería para un rendimiento más alto
• Byte-escriba la capacidad
• Encaminamiento dedicada de la cascada para formar 64K x 1 memoria sin usar la encaminamiento de FPGA
• ECC opcional integrado para los requisitos de memoria de la alto-confiabilidad
• Diseño especial del reducir-poder para la operación de 18 Kbit (y abajo)
• Selección portuaria independiente de la anchura (x1 a x72)
− hasta el total x36 por el puerto para la operación portuaria dual verdadera
− hasta el total x72 por el puerto para la operación portuaria dual simple (un puerto y uno de la lectura escriben portuario)
Pedazos de la memoria del − más paridad/ayuda de la memoria del banda lateral para las anchuras x9, x18, x36, y x72
Configuraciones del − de 32K x 1 a 512 x 72 (8K x 4 a 512 x 72 para la operación del primero en entrar, primero en salir)
Resumen de las características de Virtex-5 FPGA
• Hasta seis tejas de la gestión del reloj (CMTs)
El − por cada uno CMT contiene dos DCMs y un PLL-up a dieciocho generadores de reloj totales
− flexible DCM--PLL o PLL--DCM a la cascada
Deskew del reloj de la precisión del − y desplazamiento de fase
Síntesis flexible de la frecuencia del −
Modos de funcionamiento múltiples del − para facilitar decisiones de equilibrio del funcionamiento
Frecuencia máxima mejorada − de la entrada-salida
Resolución defasadora de grano fino del −
El − entró la filtración de la inquietud
Operación de baja potencia del −
Gama ancha del desplazamiento de fase del −
• Estructura de árbol del reloj diferenciado para la sincronización optimizada de la bajo-inquietud y el ciclo de trabajo exacto
• 32 redes globales del reloj
• Regional, entrada-salida, y relojes locales además de los relojes globales
El − por cada uno CMT contiene dos DCMs y un PLL-up a dieciocho generadores de reloj totales
− flexible DCM--PLL o PLL--DCM a la cascada
Deskew del reloj de la precisión del − y desplazamiento de fase
Síntesis flexible de la frecuencia del −
Modos de funcionamiento múltiples del − para facilitar decisiones de equilibrio del funcionamiento
Frecuencia máxima mejorada − de la entrada-salida
Resolución defasadora de grano fino del −
El − entró la filtración de la inquietud
Operación de baja potencia del −
Gama ancha del desplazamiento de fase del −
• Estructura de árbol del reloj diferenciado para la sincronización optimizada de la bajo-inquietud y el ciclo de trabajo exacto
• 32 redes globales del reloj
• Regional, entrada-salida, y relojes locales además de los relojes globales
Entrada-salida 550MHz Virtex 5 FPGA de XC5VFX70T-2FF1136I 640
Carro de la investigación
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