Entrada-salida 550MHz Xilinx Virtex 5 FPGA de XC5VFX30T-2FFG665I 360
Number modelo:XC5VFX30T-2FFG665I
Cantidad de orden mínima:1 PCS
Condiciones de pago:T/T, Western Union, Paypal, garantía comercial, tarjeta de crédito
Capacidad de la fuente:186 PC
Plazo de expedición:3-5 día
Detalles de empaquetado:Empaquetado del estándar internacional
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Miembro activo
Shenzhen Guangdong China
Dirección:
R1811, edificio de B, torre de Jiahe, No.3006 Shennan mediados de Rd, Shenzhen, China
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Dentro de 27 Horas
Detalles del producto
Perfil de la compañía
Detalles del producto
Entrada-salida 550 megaciclo Virtex-5 de XC5VFX30T-2FFG665I IC FPGA FBGA-665 360
| Cualidad de producto | Valor del atributo |
|---|---|
| Xilinx | |
| FPGA - Arsenal de puerta programable del campo | |
| Virtex-5 | |
| Entrada-salida 360 | |
| 1 V | |
| - 40 C | |
| + 100 C | |
| SMD/SMT | |
| FBGA-665 | |
| Tarifa de datos: | 6,5 Gb/s |
| Serie: | XC5VFX30T |
| Marca: | Xilinx |
| RAM distribuido: | kbit 380 |
| Bloque integrado RAM - EBR: | kbit 2448 |
| Frecuencia de funcionamiento máxima: | 550 megaciclos |
| Humedad sensible: | Sí |
| Número de transmisores-receptores: | Transmisor-receptor 8 |
| Tipo de producto: | FPGA - Arsenal de puerta programable del campo |
| Cantidad del paquete de la fábrica: | 1 |
| Subcategoría: | Lógica programable ICs |
| Marca registrada: | Virtex |
Resumen de las características de Virtex-5 FPGA
• Rebanadas avanzadas de DSP48E
− 25 x 18, el complemento de los two, multiplicación
Serpiente, restador, y acumulador opcionales del −
Cañería opcional del −
Función lógica opcional del − bitwise
Conexiones de cascada dedicadas del −
• Opciones de configuración flexible
− SPI e interfaz DE DESTELLO paralelo
ayuda del Multi-bitstream del − con lógica dedicada de la reconfiguración del retraso
Capacidad auto de la detección de la anchura del autobús del −
• Capacidad de la supervisión de sistema en todos los dispositivos
En-microprocesador del −/supervisión termal fuera de chip
En-microprocesador del −/supervisión fuera de chip de la fuente de alimentación
Acceso del − JTAG a todas las cantidades supervisadas
• Bloques integrados de la punto final para los diseños de PCI Express
Plataformas del − LXT, de SXT, de TXT, y de FXT
− obediente con la especificación baja 1,1 de PCI Express
ayuda del carril x1, x4, o x8 del − por bloque
Trabajos del − conjuntamente con los transmisores-receptores de RocketIO™
Los generadores de función son configurables como 6 entrada LUTs o entrada LUTs de la dual-salida 5. SLICEMs en algún CLBs puede ser
configurado para actuar como los registros de cambio de 32 bits (o x de 16 bits 2 registros de cambio) o como RAM distribuido 64-bit. Además,
cuatro elementos de almacenamiento se pueden configurar como cierres sensibles borde-accionados del D-tipo balanceos o del nivel.
Cada CLB tiene interconexión rápida interna y conecta con una matriz de interruptor para tener acceso a recursos de encaminamiento generales.
− 25 x 18, el complemento de los two, multiplicación
Serpiente, restador, y acumulador opcionales del −
Cañería opcional del −
Función lógica opcional del − bitwise
Conexiones de cascada dedicadas del −
• Opciones de configuración flexible
− SPI e interfaz DE DESTELLO paralelo
ayuda del Multi-bitstream del − con lógica dedicada de la reconfiguración del retraso
Capacidad auto de la detección de la anchura del autobús del −
• Capacidad de la supervisión de sistema en todos los dispositivos
En-microprocesador del −/supervisión termal fuera de chip
En-microprocesador del −/supervisión fuera de chip de la fuente de alimentación
Acceso del − JTAG a todas las cantidades supervisadas
• Bloques integrados de la punto final para los diseños de PCI Express
Plataformas del − LXT, de SXT, de TXT, y de FXT
− obediente con la especificación baja 1,1 de PCI Express
ayuda del carril x1, x4, o x8 del − por bloque
Trabajos del − conjuntamente con los transmisores-receptores de RocketIO™
Los generadores de función son configurables como 6 entrada LUTs o entrada LUTs de la dual-salida 5. SLICEMs en algún CLBs puede ser
configurado para actuar como los registros de cambio de 32 bits (o x de 16 bits 2 registros de cambio) o como RAM distribuido 64-bit. Además,
cuatro elementos de almacenamiento se pueden configurar como cierres sensibles borde-accionados del D-tipo balanceos o del nivel.
Cada CLB tiene interconexión rápida interna y conecta con una matriz de interruptor para tener acceso a recursos de encaminamiento generales.
Entrada-salida 550MHz Xilinx Virtex 5 FPGA de XC5VFX30T-2FFG665I 360
Carro de la investigación
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