Entrada-salida Altera Stratix II de EP2S130F1020C3N 820mA 742

Basan en un 1.2-V, 90 nanómetro, proceso de SRAM del cobre de la todo-capa y ofrece una nueva estructura de lógica que maximice funcionamiento, y permite a la familia de Stratix® II FPGA las densidades del dispositivo que se acercan a 180.000 elementos de lógica equivalentes (LEs). Los dispositivos de Stratix II ofrecen hasta 9 Mbits del en-microprocesador, memoria de TriMatrix™ para exigir, usos intensivos de la memoria y tienen hasta 96 bloques de DSP con hasta 384 (18-bit multiplicadores del pedazo del × 18) para la puesta en práctica eficiente de los filtros del alto rendimiento y de otras funciones de DSP. Los diversos interfaces externos de alta velocidad de la memoria se apoyan, incluyendo la tarifa de datos doble (RDA) SDRAM y DDR2 SDRAM, RLDRAM II, la tarifa de datos del patio (QDR) II SRAM, y la sola tarifa de datos (SDR) SDRAM. Los dispositivos de Stratix II apoyan diversos estándares de la entrada-salida junto con la ayuda para 1 gigabit por la segunda señalización síncrona de la fuente (Gbps) con el conjunto de circuitos de los DPA. Los dispositivos de Stratix II ofrecen una solución completa de la gestión del reloj con frecuencia de reloj interno de hasta 550 megaciclos y de hasta 12 lazos sincronizados en fase (PLLs). Los dispositivos de Stratix II son también primer FPGAs de la industria con la capacidad de descifrar un bitstream de la configuración usando el algoritmo del estándar de la encriptación avanzada (AES) para proteger diseños.
 

■Ayuda para los estándares de terminación única y diferenciados numerosos de la entrada-salida
■Ayuda diferenciada de alta velocidad de la entrada-salida con el conjunto de circuitos de los DPA para el funcionamiento 1-Gbps
■Ayuda para los estándares de alta velocidad del autobús del establecimiento de una red y de las comunicaciones incluyendo RapidIO paralelo, SPI-4 fase 2 (tecnología del nivel 4), de HyperTransport™ de POS-PHY, y SFI-4
■Ayuda para la memoria externa de alta velocidad, incluyendo RDA y DDR2 SDRAM, RLDRAM II, QDR II SRAM, y SDR SDRAM
■Ayuda para los megafunctions múltiples de la propiedad intelectual de las funciones de Altera MegaCore® y de los megafunctions del programa de socios de Altera Megafunction (AMPPSM)
■Ayuda para la seguridad del diseño usando la encripción del bitstream de la configuración
■Ayuda para las actualizaciones de la configuración remota
■Hasta 16 relojes globales con 24 recursos de sincronización por la región del dispositivo
■Los bloques de gestión del reloj apoyan la red dinámica del reloj permiten/la neutralización, que permite que las redes del reloj accionen abajo para reducir el consumo de energía en modo del usuario
■Hasta 12 PLLs (cuatro aumentaron PLLs y ocho PLLs rápido) por el dispositivo proporcionan espectro de extensión, ancho de banda programable, intercambio del reloj, la reconfiguración en tiempo real de PLL, y la multiplicación avanzada y defasador