microprocesador de 550MHz Xilinx FPGA
Number modelo:XC5VLX85T-1FFG1136I
Cantidad de orden mínima:1 PCS
Condiciones de pago:T/T, Western Union, Paypal, garantía comercial, tarjeta de crédito
Capacidad de la fuente:240 PCS
Plazo de expedición:3-5 día
Detalles de empaquetado:Empaquetado del estándar internacional
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Miembro activo
Shenzhen Guangdong China
Dirección:
R1811, edificio de B, torre de Jiahe, No.3006 Shennan mediados de Rd, Shenzhen, China
Proveedor Último login veces:
Dentro de 27 Horas
Detalles del producto
Perfil de la compañía
Detalles del producto
Entrada-salida Virtex-5 del microprocesador FBGA-1136 480 de XC5VLX85T-1FFG1136I Xilinx FPGA
| Cualidad de producto | Valor del atributo |
|---|---|
| Xilinx | |
| FPGA - Arsenal de puerta programable del campo | |
| Virtex-5 | |
| Entrada-salida 480 | |
| 1 V | |
| - 40 C | |
| + 100 C | |
| SMD/SMT | |
| FBGA-1136 | |
| Tarifa de datos: | 6,5 Gb/s |
| Serie: | XC5VLX85T |
| Marca: | Xilinx |
| RAM distribuido: | kbit 840 |
| Bloque integrado RAM - EBR: | kbit 3888 |
| Frecuencia de funcionamiento máxima: | 550 megaciclos |
| Humedad sensible: | Sí |
| Número de transmisores-receptores: | Transmisor-receptor 12 |
| Tipo de producto: | FPGA - Arsenal de puerta programable del campo |
| Cantidad del paquete de la fábrica: | 1 |
| Subcategoría: | Lógica programable ICs |
| Marca registrada: | Virtex |
Resumen de las características de Virtex-5 FPGA
• Hasta 1.200 usuario I/Os
• Amplia selección de estándares de la entrada-salida de 1.2V a 3.3V
• Extremadamente de alto rendimiento
− hasta 800 Mb/s HSTL y SSTL (en todo el I/Os de terminación única)
− hasta 1,25 Gb/s LVDS (en todos los pares diferenciados de la entrada-salida)
• En-microprocesador diferenciado verdadero de la terminación
• La misma captura del borde en la entrada y la salida I/Os
• Ayuda extensa del interfaz de la memoria
• Hasta seis tejas de la gestión del reloj (CMTs)
El − por cada uno CMT contiene dos DCMs y un PLL-up a dieciocho generadores de reloj totales
− flexible DCM--PLL o PLL--DCM a la cascada
Deskew del reloj de la precisión del − y desplazamiento de fase
Síntesis flexible de la frecuencia del −
Modos de funcionamiento múltiples del − para facilitar decisiones de equilibrio del funcionamiento
Frecuencia máxima mejorada − de la entrada-salida
Resolución defasadora de grano fino del −
El − entró la filtración de la inquietud
Operación de baja potencia del −
Gama ancha del desplazamiento de fase del −
• Opciones de configuración flexible
− SPI e interfaz DE DESTELLO paralelo
ayuda del Multi-bitstream del − con lógica dedicada de la reconfiguración del retraso
Capacidad auto de la detección de la anchura del autobús del −
• Amplia selección de estándares de la entrada-salida de 1.2V a 3.3V
• Extremadamente de alto rendimiento
− hasta 800 Mb/s HSTL y SSTL (en todo el I/Os de terminación única)
− hasta 1,25 Gb/s LVDS (en todos los pares diferenciados de la entrada-salida)
• En-microprocesador diferenciado verdadero de la terminación
• La misma captura del borde en la entrada y la salida I/Os
• Ayuda extensa del interfaz de la memoria
• Hasta seis tejas de la gestión del reloj (CMTs)
El − por cada uno CMT contiene dos DCMs y un PLL-up a dieciocho generadores de reloj totales
− flexible DCM--PLL o PLL--DCM a la cascada
Deskew del reloj de la precisión del − y desplazamiento de fase
Síntesis flexible de la frecuencia del −
Modos de funcionamiento múltiples del − para facilitar decisiones de equilibrio del funcionamiento
Frecuencia máxima mejorada − de la entrada-salida
Resolución defasadora de grano fino del −
El − entró la filtración de la inquietud
Operación de baja potencia del −
Gama ancha del desplazamiento de fase del −
• Opciones de configuración flexible
− SPI e interfaz DE DESTELLO paralelo
ayuda del Multi-bitstream del − con lógica dedicada de la reconfiguración del retraso
Capacidad auto de la detección de la anchura del autobús del −
microprocesador de 550MHz Xilinx FPGA
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