Chips de memoria DDR2 1Gbit 64MX16 400MHz de la copita MT41K128M16JT-125 400 picosegundos FBGA-84

MT47H64M16NF-25E: Chips de memoria DDR2 1Gbit 64MX16 de M Dram 400 megaciclos 400 picosegundos FBGA-84

Especificaciones

Descripción

El DDR2 SDRAM utiliza una arquitectura doble de la tarifa de datos para alcanzar la operación de alta velocidad. La arquitectura doble de la tarifa de datos es esencialmente una arquitectura 4n-prefetch, con un interfaz diseñado para transferir dos palabras de datos por ciclo de reloj en las bolas de la entrada-salida. ¿Una sola LECTURA o ESCRIBIR la operación para el DDR2 SDRAM consiste en con eficacia un solo 4n-bit? de par en par, transferencia de datos del dos-reloj-ciclo en la base interna de la COPITA y cuatro correspondencia n-pedazo-ancha, transferencias de datos del uno-mitad-reloj-ciclo en las bolas de la entrada-salida.

Un estroboscópico bidireccional de los datos (DQS, DQS#) se transmite externamente, junto con datos, para el uso en recogida de datos en el receptor. DQS es un estroboscópico transmitido por el DDR2 SDRAM durante lee y por el regulador de la memoria durante escribe. DQS borde-se alinea con los datos para READs y centro-se alinea con los datos para WRITEs. El ofrecimiento x16 tiene dos estroboscópicos de los datos, uno para el byte más bajo (LDQS, LDQS#) y uno para el byte superior (UDQS, UDQS#).

El DDR2 SDRAM actúa desde un reloj diferenciado (las CK y CK#); la travesía de las CK que pasa a ALTO y de CK# que pasa a BAJO será referida como el borde positivo de las CK. Los comandos (dirección y señales de control) se registran en cada borde positivo de las CK. Los datos entrados se registran en ambos bordes de DQS, y los datos de salida se refieren a ambos bordes de DQS así como a ambos bordes de las CK.

Grados máximos absolutos de DC

Notas: 1. VDD, VDDQ, y VDDL deben estar dentro de 300mV de uno a siempre; ¿esto no es re? quired cuando el poder ramping abajo.

2. × VDDQ DE VREF 0,6; sin embargo, VREF puede ser el ุ VDDQ a condición de que VREF 300mV.

3. el voltaje en ninguna entrada-salida puede no exceder voltaje en VDDQ.

Características

• VDD = 1.8V ±0.1V, VDDQ = 1.8V ±0.1V

• entrada-salida JEDEC-estándar 1.8V (SSTL_18-compatible)

• Opción diferenciada del estroboscópico de los datos (DQS, DQS#)

• arquitectura del prefetch 4n-bit

• Opción duplicado del estroboscópico de la salida (RDQS) para x8

• DLL para alinear transiciones de DQ y de DQS con las CK

• 8 bancos internos para la operación concurrente

• Estado latente programable de CAS (CL)

• Estado latente aditivo fijado de CAS (AL)

• ESCRIBA el estado latente = el estado latente LEÍDO - 1 t CK

• Longitudes estalladas a elección (BL): 4 o 8

• Fuerza ajustable de la impulsión de la dato-salida

• 64ms, ciclo 8192 restaurar

• terminación del En-dado (ODT)

• Opción industrial de la temperatura (las TIC)

• Opción automotriz de la temperatura (EN)

• RoHS-obediente

• Especificación de la inquietud del reloj de las ayudas JEDEC

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