Chip CI 256Mbit 167MHz 135mA 7.5ns de la memoria de la copita de MT48LC16M16A2P-6A LAS TIC G

Number modelo:MT48LC16M16A2P-6A LAS TIC: G
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MT48LC16M16A2P-6A LAS TIC: Chips de memoria 256 Mbit 167MHz 135mA 7.5ns TSOP-54 de la copita de G

Especificaciones

Cualidad de productoValor del atributo
pedazo 16
16 M x 16
Código de FBGAD9NNF
167 megaciclos
7,5 ns
3,6 V
3 V
135 mA
- 40 C
+ 85 C

Descripción

 

En general, los dispositivos de 256Mb SDRAM (16 megohmios los bancos de x 4 x 4, 8 megohmios los bancos de x 8 x 4, y 4 megohmios los bancos de x 16 x 4) son COPITA del patio-banco que actúan en 3.3V e incluyen un interfaz síncrono. Todas las señales se registran en el borde positivo de la señal de reloj, CLK. Cada uno de los bancos mordidos de x4 67.108.864 es organizado como 8192 columnas de las filas en 2048 por 4 pedazos. Cada uno de los bancos mordidos de x8 67.108.864 es organizado como 8192 columnas de las filas en 1024 por 8 pedazos. Cada uno de los bancos mordidos de x16 67.108.864 es organizado como 8192 filas por 512 columnas por 16 pedazos.

Explosión-se orienta la lectura y escribir accesos a SDRAM; los accesos comienzan en una ubicación seleccionada y continúan para un número programado de ubicaciones en una secuencia programada. Los accesos comienzan con el registro de un comando ACTIVO, seguido por una LECTURA o ESCRIBEN comando. Los pedazos de la dirección registraron coincidente con el comando ACTIVO se utilizan para seleccionar el banco y fila que se alcanzará (BA0 y BA1 seleccionan el banco, [12:0] seleccionan la fila). Los pedazos de la dirección (x4: [9:0], A11; x8: [9:0]; x16: [8:0]) registró coincidente con la LECTURA o ESCRIBEN comando se utilizan para seleccionar la ubicación de la columna que comenzaba para el acceso de la explosión.

Antes de la operación normal, SDRAM debe ser inicializado. Las secciones siguientes proporcionan la inicialización del dispositivo de la cubierta de la información detallada, la definición del registro, descripciones del comando, y la operación del dispositivo.

Tabla de dirección

Características

• PC100- y PC133-compliant

• Completamente síncrono; todas las señales se registraron en el borde positivo del reloj de sistema

• Operación interna, canalizada; la dirección de columna se puede cambiar cada ciclo de reloj

• Bancos internos para el acceso/la precarga de ocultación de la fila

• Longitudes estalladas programables: 1, 2, 4, 8, o página completa

• La precarga auto, incluye precarga auto concurrente y el auto restaura modos

• El uno mismo restaura el modo (no disponible encendido EN los dispositivos)

• El auto restaura

– 64ms, ciclo 8192 restaurar (comercial e industrial)

– 16ms, el ciclo 8192 restauran (automotriz)

• entradas y salidas LVTTL-compatibles

• Sola fuente de alimentación de 3.3V ±0.3V

Guías comerciales

                                                               
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Chip CI 256Mbit 167MHz 135mA 7.5ns de la memoria de la copita de MT48LC16M16A2P-6A LAS TIC G

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