Los chips CI programables SoC FPGA de XC7Z020-3CLG400E integraron los procesadores y al regulador Chip

Zynq-7000 SoC

El arsenal de puerta programable del campo de XC7Z020-3CLG400E FPGA integró los procesadores y al regulador Chip

Usos

• Ayuda del conductor, información del conductor, e infotainment automotrices
• Cámara de la difusión
• Control de motor industrial, establecimiento de una red industrial, y visión por ordenador
• IP y cámara elegante
• Radio y banda base de LTE
• Diagnósticos y proyección de imagen médicos
• Impresoras multifuncionales

• Vídeo y equipo de la visión nocturna

Especificaciones

Descripción

Arquitectura de la generación de Zynq-7000 SoC primer

Basan a la familia Zynq®-7000 en la arquitectura de Xilinx SoC. Estos productos integran un sistema basado Cortex™-A9 dual-core o del solo-corazón característica-rico ARM® de proceso (picosegundo) y una lógica programable de 28 nanómetro Xilinx (PL) en un solo dispositivo. Las CPU del BRAZO Cortex-A9 son el corazón del picosegundo y también incluyen memoria del en-microprocesador, interfaces externos de la memoria, y un sistema rico de interfaces periféricos de la conectividad.

Características

El BRAZO Cortex-A9 basó

Unidad del procesador de uso (APU)

• 2,5 DMIPS/MHz por la CPU

• Frecuencia de la CPU: Hasta 1 gigahertz

• Ayuda coherente del multiprocesador

• Arquitectura de ARMv7-A

• Seguridad de TrustZone®

• Sistema de instrucción Thumb®-2

• Arquitectura del ambiente de la ejecución del RCT de Jazelle®

• Motor de medio-proceso de NEON™

• Unidad sola y de precisión doble de la coma flotante del vector (VFPU)

• CoreSight™ y programa Trace Macrocell (PTM)

• Contador de tiempo e interrupciones

• Tres relojes de vigilancia

• Un contador de tiempo global

• Dos contadores del triple-contador de tiempo

Memoria del En-microprocesador

• ROM de la bota del En-microprocesador

• En-microprocesador RAM (OCM) de 256 KB

• ayuda de la Byte-paridad

Interfaces externos de la memoria

• Regulador dinámico Multiprotocol de la memoria

• interfaces de 16 bits o de 32 bits a las memorias DDR3, DDR3L, DDR2, o LPDDR2

• Ayuda del ECC en modo de 16 bits

• 1GB del espacio de dirección usando la sola fila de 8, 16-, o 32 memorias pedazo-anchas

• Interfaces de memoria estática

• ómnibus de datos de 8 bits de SRAM con la ayuda de hasta 64 MB

• Paralelo NI ayuda de destello

• Ayuda de destello de ONFI1.0 NAND (ECC 1-bit)

• 1 pedazo SPI, 2 SPI del pedazo, 4 pedazo SPI (patio-SPI), o serial NI flash (de 8 bits) de dos patio-SPI

Controlador dma del 8-canal

• Memoria-a-memoria, memoria-a-periférico, periférico-a-memoria, y ayuda de la transacción del dispersión-frunce

Periférico e interfaces de la entrada-salida

• Dos 10/100/1000 periférico de Ethernet MAC de la tri velocidad con la ayuda 1588 de la revisión 2,0 de IEEE Std 802,3 y de IEEE Std

• capacidad del acceso directo de memoria del Dispersión-frunce • Reconocimiento de los bastidores 1588 del Rev. 2 PTP

• Interfaces de GMII, de RGMII, y de SGMII

• Dos periférico del USB 2,0 OTG, cada uno que apoya hasta 12 puntos finales

• Base obediente del IP del dispositivo del USB 2,0

• Ayudas en camino, de alta velocidad, lleno-velocidad, y modos de poca velocidad

• Host USB obediente de Intel EHCI

• interfaz externo de 8 bits de ULPI PHY

• Dos la PODER llena 2.0B obediente PUEDE los interfaces de autobús

• Estándar de la PODER 2.0-A y de la PODER 2.0-B y del ISO 118981-1 obediente

• Interfaz externo de PHY

• Dos reguladores obedientes de SD/SDIO 2.0/MMC3.31

• Dos puertos lleno-a dos caras de SPI con el microprocesador periférico tres seleccionan

• Dos UARTs de alta velocidad (hasta 1 Mb/s)

• Amo dos e interfaces auxiliares de I2C

• GPIO con cuatro bancos de 32 bits, cuyo hasta 54 pedazos se pueden utilizar con la entrada-salida del picosegundo (un banco de 32b y un banco de 22b) y hasta 64 pedazos (hasta dos bancos de 32b) conectados con la lógica programable

• Entrada-salida multiplexada flexible hasta 54 (MIO) para las asignaciones de perno periféricas

Interconexión

• Alta conectividad del ancho de banda dentro del picosegundo y entre el picosegundo y el PL

• El BRAZO AMBA® AXI basó

• Ayuda de QoS en los amos críticos para el control del estado latente y del ancho de banda

Guía comercial