El paquete programable del chip CI 676-FCBGA de XC5VLX30-1FFG676C integró usos generales del alto rendimiento de FPGAs

Number modelo:XC5VLX30-1FFG676C
Lugar del origen:Original
Cantidad de orden mínima:1
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Capacidad de la fuente:999999
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Shenzhen China
Dirección: 1702, Dingcheng international building, Zhonghang Road, Futian District, Shenzhen
Proveedor Último login veces: Dentro de 38 Horas
Detalles del producto Perfil de la compañía
Detalles del producto
XC5VLX30-1FFG676C IC programable
El paquete del microprocesador 676-FCBGA integró usos generales del alto rendimiento de FPGAs
 

 

 

 

 

Número de laboratorios/CLBs
2400
Número de elementos de lógica/de células
30720
RAM Bits total
1179648
Número de entrada-salida
400
Voltaje - fuente
0.95V ~ 1.05V
Montaje del tipo
Temperatura de funcionamiento
0°C ~ 85°C (TJ)
Paquete/caso
Paquete del dispositivo del proveedor
676-FCBGA (27x27)
Número bajo del producto
 

 

  

Resumen de las características de Virtex-5 FPGA

 


• Cinco plataformas LX, LXT, SXT, TXT, y FXT
− Virtex-5 LX: Usos generales de alto rendimiento de la lógica
− Virtex-5 LXT: Lógica de alto rendimiento con conectividad serial avanzada
− Virtex-5 SXT: Usos de alto rendimiento del tratamiento de señales con conectividad serial avanzada
− Virtex-5 TXT: Sistemas de alto rendimiento con conectividad serial avanzada de doble densidad
− Virtex-5 FXT: Sistemas integrados de alto rendimiento con conectividad serial avanzada

 


• Compatibilidad de la interplataforma
El − LXT, los dispositivos de SXT, y de FXT son huella compatible en el mismo paquete usando reguladores de voltaje ajustables


• La mayoría del avanzado, de alto rendimiento, óptimo-utilización, tela de FPGA
Tecnología real de la tabla de operaciones de búsqueda de 6 entradas del − (LUT)
Opción dual 5-LUT del −
Encaminamiento mejorada − del reducir-salto
opción distribuida 64-bit de RAM del −
Opción del − SRL32/Dual SRL16


• Sincronización potente de la teja de la gestión del reloj (CMT)
Bloques del encargado de reloj de Digitaces del − (DCM) para proteger del retraso, la síntesis de la frecuencia, y el reloj cero defasador
Los bloques del − PLL para la entrada están inquietos filtrando, protegiendo cero del retraso, síntesis de la frecuencia, y división fase-hecho juego del reloj

 

 

 

 

 

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El paquete programable del chip CI 676-FCBGA de XC5VLX30-1FFG676C integró usos generales del alto rendimiento de FPGAs

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