W979H2KBVX2I IC DRAM 512MBIT PAR 134VFBGA Winbond Electrónica
Número de modelo:Se aplicará a los productos de las categorías 1 y 2 del anexo II.
Cantidad mínima de pedido:1
Condiciones de pago:T/T
Capacidad de suministro:En stock
Tiempo de entrega:3 a 5 días hábiles
Detalles del embalaje:Bolsa antistática y caja de cartón
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Shenzhen China
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No. 2520, 25ª planta, bloque A, nueva Asia Guoli Building, calle del norte de Huaqiang, Shenzhen, China
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Descripción general
El W9712G6JB es una memoria DDR2 SDRAM de 128M bits, organizada en 2,097,152 palabras ×4 bancos ×16 bits. Este dispositivo logra velocidades de transferencia de alta velocidad de hasta 1066Mb/sec/pin (DDR2-1066) para aplicaciones generales. W9712G6JB se clasifica en los siguientes grados de velocidad: -18, -25,25IEl -18 cumple con la especificación DDR2-1066 (7-7-7).El -25/25I/25A son compatibles con la especificación DDR2-800 (5-5-5) o DDR2-800 (6-6-6) (el grado industrial de 25I y el grado automotriz de 25A que está garantizado para soportar -40 °C ≤TCASE ≤95 °C)El -3 es compatible con la especificación DDR2-667 (5-5-5).Características
El valor de las emisiones de CO2 de los motores de combustión renovable será el valor de las emisiones de CO2 de los motores de combustión renovable.Arquitectura de doble velocidad de datos: dos transferencias de datos por ciclo de reloj
La latencia del CAS: 3, 4, 5, 6 y 7
Duración del estallido: 4 y 8
Se transmiten/reciben datos con estroboscópios bidireccionales de datos diferenciales (DQS y DQS)
Alineación de borde con datos de lectura y alineación de centro con datos de escritura
DLL alinea las transiciones DQ y DQS con el reloj
Entradas de reloj diferencial (CLK y CLK)
Máscaras de datos (DM) para escribir datos.
Los comandos introducidos en cada borde positivo de CLK, datos y máscara de datos se refieren a ambos bordes de DQS
Se admite la latencia aditiva programable de CAS publicada para aumentar la eficiencia del bus de comandos y datos
La latencia de lectura es la latencia aditiva más la latencia CAS (RL = AL + CL)
Ajuste de impedancia fuera del chip-conductor (OCD) y terminación en la matriz (ODT) para una mejor calidad de la señal
Función de precarga automática para ráfagas de lectura y escritura
Modo de actualización automática y auto actualización
Desactivación de energía precargada y desactivación de energía activa
Escribir máscara de datos
Escribe latencia = Leer latencia - 1 (WL = RL - 1)
Interfaz: SSTL_18
Embalado en una bola WBGA 84 (8X12,5 mm)2), utilizando materiales libres de plomo y compatibles con la Directiva RoHS
Especificaciones
| Atributo | Valor del atributo |
|---|---|
| Fabricante | Productos electrónicos Winbond |
| Categoría de productos | Interfaces de memoria |
| Serie | - |
| Embalaje | Envases |
| Cuadro de paquete | Se aplicará el procedimiento siguiente: |
| Temperatura de funcionamiento | -40 °C ~ 85 °C (TA) |
| Interfaz | En paralelo |
| Fuente de suministro de tensión | 1.14 V ~ 1.95 V |
| Envase del producto del proveedor | El número de unidad de control de velocidad es el siguiente: |
| Capacidad de memoria | 512M (16M x 32) |
| Tipo de memoria | RAM SDRAM LPDDR2 para dispositivos móviles |
| Velocidad | 400 MHz |
| Formatos de memoria | Memoria RAM |
Descripciones
SDRAM - IC de memoria LPDDR2 móvil de 512 Mb (16M x 32) paralelo a
400 MHz 134-VFBGA (10x11.5)
SDRAM de alta velocidad, velocidad de reloj hasta 533 MHz, cuatro
bancos internos
W979H2KBVX2I IC DRAM 512MBIT PAR 134VFBGA Winbond Electrónica
Carro de la investigación
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