CY7C1356C-250AXC IC SRAM 9MBIT PAR 100TQFP Tecnologías Infineon

Descripción funcional

Las SRAM CY7C1354A y CY7C1356A están diseñadas para eliminar los ciclos muertos cuando se hace la transición de lectura a escritura o viceversa.Estas SRAMs están optimizadas para una utilización del 100% del bus y logran una latencia de bus cero (ZBLTM) / ninguna latencia de bus (NoBLTM)Incluyen células SRAM de 262.144 × 36 y 524.288 × 18, respectivamente, con circuitos periféricos síncronos avanzados y un contador de dos bits para el funcionamiento de ráfaga interna.diseños CMOS de baja potencia que utilizan poli silicio avanzado de tres capasCada célula de memoria consta de cuatro transistores y dos resistencias de alto valor.

Características

• Cero latencia de bus, sin ciclos muertos entre los ciclos de escritura y lectura
• Velocidad de reloj rápida: 200, 166, 133, 100 MHz
• Tiempo de acceso rápido:2, 3.6, 4.2, 5,0 ns
• Las salidas registradas sincronizadas internamente eliminan la necesidad de controlar la OE
• Fuente de alimentación VCC de 3.3 V única ¥5% y +5%
• VCCQ separado para 3.3V o 2.5V de entrada/salida
• Pín de control WEN (lectura/escritura) único
• Registros de señales de dirección, datos y control positivos activados por el borde del reloj para aplicaciones completamente en tubería
• Capacidad de explosión de cuatro palabras entrelazadas o lineales
• Control de escritura de byte individual (BWa BWd) (puede estar ligado a LOW)
• Pin CEN para activar el reloj y suspender las operaciones
• Tres chips permiten una simple expansión de profundidad
• Desactivación automática disponible en el modo ZZ o seleccionando CE
• Escaneo de límites de JTAG
• Paquetes TQFP de perfil bajo de 119 columnas, 14 mm × 22 mm BGA (Ball Grid Array) y 100 pines