CY7C1313KV18-250BZXI IC SRAM 18MBIT PAR 165FBGA Tecnologías Infineon

Descripción funcional

Las CY7C1311KV18, CY7C1911KV18, CY7C1313KV18 y CY7C1315KV18 son SRAM sincrónicas de 1.8 V, equipadas con arquitectura QDR II. La arquitectura QDR II consta de dos puertos separados:el puerto de lectura y el puerto de escritura para acceder a la matriz de memoriaEl puerto de lectura tiene salidas de datos dedicadas para soportar operaciones de lectura y el puerto de escritura tiene entradas de datos dedicadas para soportar operaciones de escritura.La arquitectura QDR II tiene entradas de datos y salidas de datos separadas para eliminar por completo la necesidad de "revolver" el bus de datos que existe con los dispositivos de E/S comunes.

Características

■ Puertos de datos de lectura y escritura independientes
¢ Apoya las transacciones concurrentes
■ Reloj de 333 MHz para un ancho de banda elevado
■ Explosión de cuatro palabras para reducir la frecuencia del bus de direcciones
■ Interfaces de doble velocidad de datos (DDR) tanto en los puertos de lectura como en los de escritura (transferencia de datos a 666 MHz a 333 MHz)
■ Dos relojes de entrada (K y K) para un cronometraje DDR preciso
¢ La SRAM sólo utiliza bordes ascendentes
■ Dos relojes de entrada para los datos de salida (C y C) para minimizar la desviación del reloj y las discrepancias de tiempo de vuelo
■ Los relojes de eco (CQ y CQ) simplifican la captura de datos en sistemas de alta velocidad
■ Bus de entrada de direcciones múltiplexado único, cerraduras de direcciones para puertos de lectura y escritura
■ Selección de puertos separados para la ampliación de la profundidad
■ Escrituras sincronizadas con cronometraje interno
■ QDR® II funciona con una latencia de lectura de 1,5 ciclos cuando DOFF está declarado ALTO
■ Funciona de manera similar al dispositivo QDR I con una latencia de lectura de 1 ciclo cuando DOFF está declarado BAJO
■ Disponible en configuraciones ×8, ×9, ×18 y ×36
■ Coherencia completa de los datos, proporcionando los datos más recientes
■ VDD del núcleo = 1,8 V (± 0,1 V); VDDQ de entrada/salida = 1,4 V a VDD
Apoya tanto el suministro de 1.5 V como 1.8 V de I/O
■ Disponible en paquete FBGA de 165 bolas (13 × 15 × 1,4 mm)
■ Se ofrece en paquetes libres y no libres de Pb
■ Buffers de salida HSTL con accionamiento variable
■ Puerto de acceso de prueba compatible con JTAG 1149.1
■ PLL para la colocación precisa de datos