Capacidad del paso de la cerradura de la unidad del microcontrolador de AM2634-Q1 MCU

AM2634-Q1

Corazones del procesador:

• Brazo solo, dual, y quad-core Cortex-R5F MCU con cada base que funciona con hasta 400 megaciclos
  • Yo-escondrijo 16KB con el ECC 64-bit por base de la CPU
  • D-escondrijo 16KB con el ECC de 32 bits por base de la CPU
  • 64KB Apretado-juntó la memoria (TCM) con el ECC del pedazo de 32 ‑ por cada base de R5F
  • capacidad del Cerradura-paso

Subsistema de la memoria:

• 2MB del En-microprocesador RAM (OCSRAM)
  • 4 bancos x 512KB
  • Protección de error del ECC
  • Motor interno del acceso directo de memoria de las ayudas

Conectividad industrial:

• Unidad en tiempo real programable dual-core y subsistema de comunicación industrial (PRU_ICSSM) que permiten protocolos de comunicación o interfaces de control industriales de motor:
  • EtherCAT
  • PROFINET
  • EtherNET/IP™
  • IO-vínculo
  • Reacción del codificador
  • Entrada-salida de fines generales (GPIO)

Detección y impulsión:

• Subsistema del control en tiempo real (CONTROLSS)
• comparadores análogos 20x con la referencia programable de DAC (CMPSS)
• convertidores de analógico a digital sucesivos del registro de la aproximación del pedazo 5x 12 (SAR) (ADC)
  • Hasta 4 MSPS por el ADC
  • 6 entradas a elección por el ADC
  • Configurable como entradas de terminación única o diferenciadas
• 1x 12 pedazo DAC con salida protegida
• 32x aumentó los módulos de alta resolución de PWM (EHRPWM)
  • Amplíe la resolución de tiempo del PWM comparado a EPWM
  • Salidas de terminación única o diferenciadas de la ayuda
• 10x aumentó los módulos de la captura (ECAP)
• 3x aumentó los módulos del pulso del codificador de la cuadratura (EQEP)
• módulos de filtro del Sigma-delta 2x (SDFM) cada uno que apoya hasta 4 canales
• Barra transversal múltiplex de la señal flexible (XBAR)

Sistema en servicios y arquitectura del microprocesador (SoC):

• EDMA 1x para apoyar funciones del movimiento de datos
• Módulos de comunicación de Interprocessor
  • Módulo de SPINLOCK para sincronizar los procesos que corren en corazones múltiples
  • Función del BUZÓN ejecutada a través de los registros de CTRLMMR
• Apoya la bota primaria de los interfaces siguientes:
  • UART
  • QSPI NI de destello
• Ayuda de la sincronización de tiempo con la sincronización de tiempo y comparar a los routeres de la interrupción del acontecimiento

Seguridad funcional:

• Permite el diseño de sistemas con requisitos de seguridad funcionales
  • ECC o paridad en memorias cálculo-críticas
  • Autoexamen incorporado (BIST) y falta-inyección para CPU y el en-microprocesador RAM
  • Módulo de la señal del error (ESM) con el perno del error
  • Diagnósticos de la seguridad del tiempo de ejecución, voltaje, temperatura, y supervisión del reloj, relojes de vigilancia windowed, motor del CRC para las comprobaciones de integridad de la memoria
• Seguridad-obedientes funcionales apuntados [industrial]
  • Convertido para los usos funcionales de la seguridad
  • La documentación estará disponible ayudar a diseño de sistemas funcional de la seguridad del IEC 61508
  • La capacidad sistemática hasta SIL-3 apuntó
  • La integridad de hardware hasta SIL-3 apuntó
  • Certificación relativa a la seguridad
    • IEC 61508 previsto
• Seguridad-obedientes funcionales apuntados [automotriz]
  • Convertido para los usos funcionales de la seguridad
  • La documentación estará disponible ayudar a diseño de sistemas funcional de la seguridad del ISO 26262
  • La capacidad sistemática hasta ASIL-D apuntó
  • La integridad de hardware hasta ASIL-D apuntó
  • Certificación relativa a la seguridad
    • ISO 26262 previsto
• AEC-Q100 calificó para los usos automotrices

Seguridad:

• Módulo de la seguridad del hardware (HSM) con la ayuda para el auto ELLA 1.1/EVITA
• Ayuda segura de la bota
  • El dispositivo asume el control la protección
  • raíz-de-confianza Hardware-hecha cumplir
  • Bota autenticada
  • Protección de la Anti-restauración no actualizada de S/W
• Elimine errores de la seguridad
  • Elimine errores del dispositivo del HS permitido solamente con la autentificación apropiada
  • Disposición de inhabilitar para eliminar errores
• Identificación del dispositivo y gestión de claves
  • Ayuda para la memoria de OTP (FUSEROM) para almacenar las llaves de la raíz y la otra seguridad permitiendo campos
  • Reguladores de EFUSE y ROM separados del FUSIBLE
  • IDs públicos del dispositivo único
• Unidades de la protección de memoria (MPU)
  • Presente del MPU de Arm® dentro de cada base de Cortex®-R5F
  • Sistema MPU – presente en los diversos interfaces en el SoC (puede ser un cortafuego o un MPU)
    • 8-16 regiones
    • Programable (la identificación del privilegio, de lectura/grabación/Cachable, la dirección del comienzo/del final, permite, asegura/no seguro)

• Aceleración criptográfica
  • Apoya corazones criptográficos
    • AES - tamaños dominantes de 128/192/256 pedazo
    • SHA2 - 256/384/512 ayuda mordida
    • DRBG con el generador de número al azar pseudo y verdadero
    • PKA (acelerador de la clave pública) a ayudar al proceso de RSA/ECC
  • Ayuda del acceso directo de memoria

Interfaces de alta velocidad:

• Interruptor integrado de Ethernet que apoya dos puertos externos
  • RMII (10/100) o RGMII (10/100/1000)
  • IEEE1588 (2008 anexo D, anexo E, anexo F) con 802.1AS PTP
  • Gestión de la cláusula 45 MDIO PHY
  • Clasificador del paquete basado en el motor de la CERVEZA INGLESA con 512 clasificadores
  • La prioridad basó control de flujo
  • Tamaño de paquete hasta 2KB
  • Establecimiento del paso de la interrupción de cuatro CPU H/W
  • La suma de comprobación de IP/UDP/TCP descarga en hardware

Conectividad:

• receptores-transmisores asincrónicos universales 6x (UART)
• reguladores seriales del interfaz periférico 5x (SPI)
• puertos locales de la red de la interconexión 5x (LIN)
• puertos Inter-integrados del circuito 4x (I2C)
• módulos modulares de Area Network del regulador 4x (MCAN) con la ayuda de CAN-FD
• interfaz periférico serial del patio 1x (QSPI)
• Interfaz en serie rápida (FSI) con corazones del receptor 4x y corazones del transmisor 4x
• Hasta 140 pernos de fines generales de la entrada-salida (GPIO)

Almacenamiento de los medios y de datos:

• interfaz mordido 4 de la tarjeta/de Secure Digital de los Multi-medios 1x (MMC/SD)
• Regulador de fines generales de la memoria (GPMC)
  • ómnibus de datos paralelo de 16 bits
  • autobús de dirección 22-bit
  • Hasta memoria direccionable 4MB
  • Ayuda integrada del módulo de la ubicación de error (OLMO) para la comprobación de errores

Tecnología/paquete:

• tecnología 45-nm
• 15m m x 15m m, echada de 0,8 milímetros, 324 perno NFBGA

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