Programa programable del campo del ICS de la lógica de EP3C40F324C8N EP3C40F484C8 EP3C40F484C8N EP3C40F484I7N EP3C40F780C6N EP3C40Q240C8N

Number modelo:EP3C40F324C8N
Cantidad de orden mínima:Éntrenos en contacto con
Condiciones de pago:Paypal, Western Union, TT
Capacidad de la fuente:50000 pedazos por día
Plazo de expedición:Las mercancías serán enviadas en el plazo de 3 días recibieron una vez el fondo
Detalles de empaquetado:QFP
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Programa programable del campo del ICS de la lógica de EP3C40F324C8N EP3C40F484C8 EP3C40F484C8N EP3C40F484I7N EP3C40F780C6N EP3C40Q240C8N


El poder más bajo FPGAs

  • Consumo de la energía más baja con flujo poder-enterado de baja potencia de la tecnología de proceso de TSMC y del diseño de Altera®
  • La operación de baja potencia ofrece las siguientes ventajas:

    • Vida de batería extendida para los usos portátiles y del PDA

    • Costes reducidos o eliminados del sistema de enfriamiento

    • Operación en ambientes termal-desafiados

  • Ayuda caliente-socketing de la operación


Rasgo de seguridad del diseño

Los dispositivos del ciclón III LS ofrecen los rasgos de seguridad siguientes del diseño:

  • Seguridad de la configuración usando el estándar de la encriptación avanzada (AES) con llave volátil de 256 pedazos

  • Encaminando la arquitectura optimizada para el flujo de la separación del diseño con el software de Quartus® II

■El flujo de la separación del diseño alcanza el aislamiento físico y funcional entre las divisiones del diseño

  • Capacidad de inhabilitar el puerto externo de JTAG

  • Indicador del ciclo de la detección de error (ED) a quitar el corazón

    • Proporciona un paso o falla el indicador en cada ciclo del ED

    • Proporciona visibilidad sobre el cambio intencional o involuntario de la configuración

      pedazos de la memoria de acceso aleatorio (ABARROTE)

  • La capacidad de realizar el zeroization para despejar el contenido de la lógica de FPGA, ABARROTA, memoria integrada, y llave de AES

  • El oscilador interno permite capacidades del monitor y de la revisión médica de sistema

    Integración de sistema creciente

    • Altos memoria-a-lógica y ratio de la multiplicador-a-lógica

    • La alta cuenta de la entrada-salida, bajo-y los dispositivos de la densidad del alcance medio para la entrada-salida del usuario obligaron

      usos

      • La entrada-salida ajustable mató tarifas para mejorar integridad de señal

      • Apoya estándares de la entrada-salida tales como LVTTL, LVCMOS, SSTL, HSTL, PCI, PCI-X, LVPECL, autobús LVDS (BLVDS), LVDS, mini-LVDS, RSDS, y PPDS

      • Apoya la característica de la calibración de la terminación del en-microprocesador del multi-valor (OCT) para eliminar variaciones sobre proceso, voltaje, y la temperatura (PVT)

    • Cuatro lazos sincronizados en fase (PLLs) por el dispositivo proporcionar la gestión y la síntesis robustas del reloj para la gestión del reloj del dispositivo, la gestión del reloj de sistema externo, y los interfaces de la entrada-salida

      • Cinco salidas por PLL

      • Cascadable para ahorrar I/Os, facilite la encaminamiento del PWB, y reduzca la inquietud

      • Dinámicamente reconfigurable cambiar el desplazamiento de fase, multiplicación o división de la frecuencia, o ambas, y frecuencia de la entrada en el sistema sin la nueva configuración del dispositivo

    • Mejora del sistema remoto sin la ayuda de un regulador externo

    • Conjunto de circuitos cíclico dedicado del inspector del código de la redundancia para detectar trastorno del solo-acontecimiento

      Problemas (SEU)

    • Procesador integrado II de Nios® para la familia del dispositivo del ciclón III, el bajo costo de ofrecimiento y el aduana-ajuste integrados procesando soluciones

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