Familia programable de RDA XCV600E-6HQ240I Virtex-E FPGA del chip CI del soporte superficial

Detalle rápido:
Virtex™-E 1,8 órdenes de puerta programables del campo de V
Descripción:
La familia de Virtex-E FPGA entrega soluciones programables de alto rendimiento, de gran capacidad de la lógica. Aumentos espectaculares en resultado de la eficacia del silicio de optimizar la nueva arquitectura para la eficacia de la lugar-y-ruta y de explotar 6 un proceso agresivo del μm Cmos del metal 0,18 de la capa. Estos avances hacen Virtex-E FPGAs las alternativas potentes y flexibles a los órdenes de puerta máscara-programados. La familia de Virtex-E incluye a los nueve miembros en el cuadro 1.
El edificio en experiencia ganó de Virtex FPGAs, la familia de Virtex-E es un paso evolutivo adelante en diseño programable de la lógica. Combinando una amplia variedad de características de sistema programables, una jerarquía rica de rápido, recursos flexibles de la interconexión, y de la tecnología de proceso avanzada, la familia de Virtex-E entrega una solución programable de alta velocidad y de gran capacidad de la lógica que aumente flexibilidad del diseño mientras que reduce el tiempo-a-mercado.
Usos:
• Rápidamente, familia de alta densidad de 1,8 V FPGA
- Densidades a partir del 58 k a las puertas del sistema de 4 M
- Funcionamiento interno de 130 megaciclos (cuatro niveles de LUT)
- Diseñado para la operación de baja potencia
- PCI 3,3 V obedientes, 32/64-bit, 33/66-MHz
• Tecnología altamente flexible de SelectI/O+™
- Apoya 20 estándares de interfaz de alto rendimiento
- Hasta 804 I/Os escoger-terminados o 344 pares diferenciados de la entrada-salida para un ancho de banda global de > 100 Gb/s
• Ayuda de señalización diferenciada
- LVDS (622 Mb/s), BLVDS (autobús LVDS), LVPECL
- Las señales diferenciadas de la entrada-salida pueden ser entrada, salida, o entrada-salida
- Compatible con los dispositivos diferenciados estándar
- Entradas de reloj de LVPECL y de LVDS para los relojes de 300+ megaciclo
• Tecnología de alto rendimiento propietaria de SelectLink™
- Tarifa de datos doble (RDA) al vínculo de Virtex-E
- Metodología en Internet de la generación de HDL
• Jerarquía de memoria sofisticada de SelectRAM+™
- 1 Mb de RAM distribuido configurable interno
- Kb hasta 832 del bloque interno síncrono RAM
- Capacidad verdadera de BlockRAM del Dual-puerto
- Ancho de banda de la memoria hasta 1,66 Tb/s (ancho de banda equivalente de más de 100 canales de RAMBUS)
- Diseñado para los interfaces de alto rendimiento a las memorias externas
- 200 megaciclos ZBT* SRAMs
- 200 Mb/s RDA SDRAMs
- Apoyado por diseño libre de la referencia de Synthesizable
• Conjunto de circuitos incorporado de alto rendimiento de la gestión del reloj
- Ocho lazos Retraso-bloqueados completamente digitales (DLL)
- Ciclo de trabajo Digital-sintetizado del 50% para los usos dobles de la tarifa de datos (RDA)
- El reloj se multiplica y divide
- conversión del Cero-retraso de los relojes de alta velocidad de LVPECL/LVDS a cualquier estándar de la entrada-salida
• La arquitectura flexible equilibra velocidad y densidad
- Dedicado lleve la lógica para la aritmética de alta velocidad
- Ayuda dedicada del multiplicador
- Cadena de la cascada para la función de la ancho-entrada
- Registros/cierres abundantes con el reloj permitir, y sistema dual y reset síncronos/asincrónicos
- El transportar interno de 3 estados
- Lógica de la límite-exploración de IEEE 1149,1
- diodo del sensor de la Dado-temperatura
• Apoyado por Xilinx Foundation™ y los sistemas de desarrollo de Alliance Series™
- Reducción más lejos de tiempo de compilación del 50%
- Ideal de la herramienta de Team Design de Internet (ITD) para millón-más los diseños de la densidad de puerta
- Amplia selección de plataformas de la PC y del puesto de trabajo
• Configuración SRAM-basada del En-sistema
- Re-programabilidad ilimitada
• Opciones de empaquetado avanzadas
- Microprocesador-escala de 0,8 milímetros
- 1,0 milímetros BGA
- 1,27 milímetros BGA
- HQ/PQ
• 0,18 procesos del metal del μm 6-Layer
• La fábrica 100% probó
Especificaciones: