M24C08-WMN6TP 16Kbit, 8Kbit, 4Kbit, 2Kbit y 1Kbit autobús EEPROM del ² C del serial I

M24C08-WMN6TP 16Kbit, 8Kbit, 4Kbit, 2Kbit y 1Kbit autobús EEPROM del ² C del serial I

CARACTERÍSTICAS SUMARIAS

La interfaz en serie de dos hilos de I2C apoya el protocolo 400kHz

Solo voltaje de fuente: – 4,5 a 5.5V para M24Cxx – 2,5 a 5.5V para M24Cxx-W – 1,8 a 5.5V para M24Cxx-R escriben la entrada de control

El BYTE y la PÁGINA ESCRIBEN (hasta 16 bytes)

 Modos LEÍDOS AL AZAR y SECUENCIALES

Ciclo de programación Uno mismo-sincronizado

Incremento de dirección automática

Comportamiento aumentado de ESD/Latch-Up

Más de 1 millón de borrados/escriben ciclos

Retención de más de 40 datos del año

DESCRIPCIÓN SUMARIA

Estos dispositivos programables borrables de la memoria de I2C-compatible (EEPROM) se organizan eléctricamente como 2048/1024/512/256/128 x 8 (M24C16, M24C08, M24C04, M24C02, M24C01).

2C utiliza una interfaz en serie de dos hilos, comprendiendo una línea de datos bidireccional y una línea del reloj. Los dispositivos llevan un tipo de dispositivo del pedazo del accesorio 4 código del identificador (1010) de acuerdo con la definición del autobús de I2C. El dispositivo se comporta como esclavo en el protocolo de I2C, con todas las operaciones de memoria sincronizadas por el reloj serial. Lea y escriba las operaciones son iniciados por una condición del comienzo, generada por el amo del autobús. La condición del comienzo es seguida por un código selecto del dispositivo y el pedazo de RW (según lo descrito en el cuadro 2.), terminados por un pedazo del reconocimiento.

Al escribir datos a la memoria, el dispositivo inserta un reconocimiento mordido durante la 9na vez del pedazo, siguiendo la transmisión de 8 bits del amo del autobús. Cuando los datos son leídos por el amo del autobús, el amo del autobús reconoce el recibo del byte de datos de la misma manera. Las transferencias de datos son terminadas por una condición de detención después de un Ack para Write, y después de un NoAck para leído.

Poder en reset: VCC protección de escritura del cierre

Para prevenir el daño en los datos e inadvertido escriba las operaciones durante ciclo inicial, un poder en el circuito de (POR) del reset es incluido. En el ciclo inicial, el reset interno se celebra activo hasta que VCC haya alcanzado el valor de umbral de POR, y todas las operaciones son discapacitadas – el dispositivo no responderá a ningún comando. De la misma manera, cuando los descensos VCC del voltaje de funcionamiento, debajo del valor de umbral de POR, todas las operaciones son discapacitados y el dispositivo no responderá a ningún comando. Un VCC estable y válido (según lo definido en el cuadro 6. y el cuadro 7.) debe ser aplicado antes de aplicar cualquier señal de la lógica.

DESCRIPCIÓN DE LA SEÑAL

Reloj serial (SCL). Esta señal de entrada se utiliza al estroboscópico todos los datos dentro y fuera del dispositivo. En los usos donde esta señal es utilizada por los dispositivos auxiliares de sincronizar el autobús a un reloj más lento, el amo del autobús debe tener una salida abierta del dren, y un resistor del levantamiento se puede conectar del reloj serial (SCL) con VCC. (El cuadro 4. indica cómo el valor del resistor del levantamiento se puede calcular). En la mayoría de los usos, aunque, este método de sincronización no se emplea, y así que el resistor del levantamiento no es necesario, a condición de que el amo del autobús tiene un de vaivén (bastante que dren abierto) hecha salir.

Datos seriales (SDA). Se utiliza esta señal bidireccional de transferir datos en o fuera del dispositivo. Es un dren abierto hecho salir que puede ser alambre-OR'ed con el otro dren abierto o abrir señales del colector en el autobús. Un resistor del levantamiento se debe conectar de los datos seriales (SDA) con VCC. (El cuadro 4. indica cómo el valor del resistor del levantamiento se puede calcular).

El microprocesador permite (E0, E1, E2). Se utilizan estas señales de entrada de fijar el valor que debe ser buscado en los tres pedazos lo más menos posible significativos (b3, b2, b1) de los 7 - código selecto del dispositivo del pedazo. Estas entradas se deben atar a VCC o al VSS, para establecer el código selecto del dispositivo.

Escriba el control (WC). Esta señal de entrada es útil para proteger el contenido entero de la memoria contra inadvertido escribe operaciones. Escriba las operaciones se inhabilitan al arsenal entero de la memoria cuando escriba el control (WC) se conduce arriba. Cuando es no relacionada, se permite la señal internamente se lee como VIL, y escribe operaciones. Cuando escriba el control (WC) se conduce arriba, dispositivo selecto y se reconocen los bytes de la dirección, los bytes de datos no se reconocen.

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