Regulador solo de Ethernet del soporte de los componentes ENC28J60-I/SO de la electrónica con el interfaz de SPI

Regulador independiente de Ethernet de ENC28J60-I/SO con el interfaz de SPI

Características del regulador de Ethernet

Regulador compatible de Ethernet de IEEE 802,3

MAC integrado y 10BaseT PHY

Ayudas un puerto 10BaseT con la detección y la corrección automáticas de la polaridad

Ayudas llenas y modos semidúplexes

Automáticos programables retransmiten en la colisión

Acolchado programable y generación del CRC

Rechazo automático programable de paquetes erróneos

El interfaz de SPI con el reloj acelera a 20 megaciclos

Almacenador intermediario

puerto dual SRAM del paquete de la transmisión/recepción 8-Kbyte

Tamaño de almacenador intermediario configurable de la transmisión/recepción

la circular Hardware-manejada recibe el primero en entrar, primero en salir

al azar y de acceso secuencial Byte-anchos con la autoincrementación

Acceso directo de memoria interno para el movimiento de datos rápido

El hardware ayudó al cálculo de la suma de comprobación para los diversos protocolos de red

Características medias de (MAC) del regulador del acceso

Paquetes de las ayudas Unicast, del multicast y de la difusión

Programable reciba la filtración de paquete y el anfitrión para despertar en lógico Y u O del siguiente: - Dirección de destino de Unicast - dirección del multicast - dirección de la difusión - Packet™ mágico - direcciones de destino del grupo según lo definido por la tabla de elección arbitraria 64-bit - adaptación de modelos programable de hasta 64 bytes en la compensación definida por el usario

Características de la capa física (PHY)

Modo del Loopback

Dos salidas programables del LED para el VÍNCULO, TX, RX, colisión y por completo/situación semidúplex

Operativo

Seis fuentes de la interrupción y un perno de la salida de la interrupción

Requisito de la entrada de reloj de 25 megaciclos

El reloj hacia fuera fija con el prescaler programable

Voltaje de funcionamiento de 3.1V a 3.6V (3.3V típicos)

entradas tolerantes 5V

Gama de temperaturas: -40°C a +85°C industrial, 0°C al anuncio publicitario de +70°C (SSOP solamente)

28-pin SPDIP, SSOP, SOIC, paquetes de QFN

Tipos del paquete

1,0 DESCRIPCIÓN

El ENC28J60 es regulador independiente de Ethernet con un interfaz periférico serial (SPI) del estándar industrial. Se diseña para servir como interfaz de la red de Ethernet para cualquier regulador equipado de SPI. El ENC28J60 resuelve todo el IEEE 802,3 especificaciones. Incorpora varios esquemas de la filtración de paquete para limitar los paquetes entrantes. También proporciona un módulo interno del acceso directo de memoria para la producción de datos rápida y el cálculo ayudado hardware de la suma de comprobación, que se utiliza en diversos protocolos de red. La comunicación con el regulador del anfitrión se ejecuta vía un perno de la interrupción y SPI, con índices de reloj de hasta 20 megaciclos. Dos pernos dedicados se utilizan para el vínculo del LED y la indicación de la actividad de la red. Bloque diagrama simple del ENC28J60 se muestra en el cuadro 1-1. Un circuito típico del uso usando el dispositivo se muestra en el cuadro 1-2. Con el ENC28J60, dos transformadores del pulso y algunos componentes pasivos son todos que se requieren para conectar un microcontrolador con una red de Ethernet.

El ENC28J60 consiste en siete bloques funcionales importantes: 1. Un interfaz de SPI que sirve como canal de comunicaciones entre el regulador del anfitrión y el ENC28J60. 2. registros de control que se utilizan para controlar y para supervisar el ENC28J60. 3. Un almacenador intermediario de RAM del puerto dual para los paquetes de datos recibidos y transmitidos. 4. Un árbitro para controlar el acceso al almacenador intermediario de RAM cuando las peticiones se hacen del acceso directo de memoria, transmiten y reciben bloques. 5. El interfaz de autobús que interpreta los datos y los comandos recibidos vía SPI interconecta. 6. El módulo del MAC (control de acceso medio) ese ejecuta la lógica obediente de IEEE 802,3 MAC. 7. El módulo de PHY (capa física) que codifica y descifra los datos análogos que están presentes en el interfaz del par trenzado. El dispositivo también contiene otros bloques de la ayuda, tales como el oscilador, el regulador de voltaje del en-microprocesador, traductores llanos para proporcionar 5V I/Os tolerante y lógica de control de sistema.

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