Procesador de señal numérica fijo de los chips CI electrónicos de TMS320C6678CYP y flotante multifilar

TMS320C6678

Procesador de señal numérica fijo y flotante multifilar

Características

• Ocho subsistemas de la base de TMS320C66x™ DSP (C66x CorePacs), cada uno con

  – 1,0 gigahertz o 1,25 gigahertz base fijada/flotante de C66x de la CPU

    › 40 GMAC/Core para el punto fijo @ 1,25 gigahertz

    › 20 GFLOP/Core para la coma flotante @ 1,25 gigahertz

  – Memoria

    byte L1P del› 32K por base

    byte L1D del› 32K por base

    byte L2 local del› 512K por base

• Regulador multifilar (MSMC) de la memoria compartida

  – memoria de 4096KB MSM SRAM compartida por ocho DSP C66x CorePacs

  – Unidad de la protección de memoria para MSM SRAM y DDR3_EMIF

• Navegador multifilar

  – 8192 colas de administración del tráfico multiusos del hardware con el encargado de cola

  – Acceso directo de memoria Paquete-basado para las transferencias de los Cero-gastos indirectos

• Coprocesador de la red

  – El acelerador del paquete permite la ayuda para

    Avión de transporte IPsec, GTP-U, SCTP, PDCP del›

    Avión PDCP (RoHC del usuario del› L2, el cifrar del aire)

    producción de la Alambre-velocidad del› 1-Gbps en 1,5 MPackets por segundo

  – El motor del acelerador de la seguridad permite la ayuda para

    › IPSec, SRTP, 3GPP, interfaz de aire de WiMax, y seguridad de SSL/TLS

    BCE DEL›, CBC, CTR, F8, A5/3, CCM, GCM, HMAC, CMAC, GMAC, AES, DES, 3DES,

      Kasumi, NIEVE 3G, SHA-1, SHA-2 (256-bit hachís), MD5

    › Hasta velocidad de la encripción de 2,8 Gbps

• Periférico

  – Cuatro carriles de SRIO 2,1

    operación de GBaud del› 1.24/2.5/3.125/5 apoyada por carril

    Las ayudas del› dirigen la entrada-salida, paso del mensaje

    El› apoya cuatro 1×, dos 2×, un 4×, y dos 1× de + las configuraciones un vínculo 2×

  – PCIe Gen2

    Solo puerto del› que apoya 1 o 2 carriles

    El› apoya hasta 5 GBaud por carril

  – Enlace hipertexto

    El› apoya conexiones a otros dispositivos trapezoidales de la arquitectura que proporcionan capacidad de conversión a escala del recurso

    El› apoya hasta 50 Gbaud

  – Subsistema del interruptor de Gigabit Ethernet (GbE)

    Puertos del› dos SGMII

    El› apoya 10/100/1000 operación de Mbps

  – interfaz 64-bit DDR3 (DDR3-1600)

    memoria direccionable del byte del› 8G

  – EMIF de 16 bits

  – Dos puertos serie de las telecomunicaciones (TSIP)

    El› apoya 1024 DS0s por TSIP

    El› apoya 2/4/8 de los carriles en 32.768/16.384/8.192 Mbps por carril

  – Interfaz de UART

  – Interfaz de I2 C

  – 16 pernos de GPIO

  – Interfaz de SPI

  – Módulo del semáforo

  – Dieciséis contadores de tiempo 64-bit

  – Tres En-microprocesador PLLs

• Temperatura comercial:

  – 0°C a 85°C

• Temperatura extendida:

  – - 40°C a 100°C

1,1 arquitectura de la piedra angular

La arquitectura multifilar trapezoidal del TI provee de una estructura del alto rendimiento para integrar corazones del RISC y de DSP los coprocesadores y la entrada-salida específicos a la aplicación. La piedra angular es la primera de su clase que proporcione el ancho de banda interno adecuado para el acceso no bloqueando a todos los corazones, periférico, coprocesadores, y entrada-salida de proceso. Esto se alcanza con cuatro elementos principales del hardware: Navegador multifilar, TeraNet, regulador multifilar de la memoria compartida, y enlace hipertexto.

El navegador multifilar es encargado paquete-basado innovador ese los controles 8192 colas de administración del tráfico. Cuando las tareas se asignan a las colas de administración del tráfico, el navegador multifilar proporciona el envío hardware-acelerado que dirige tareas al hardware disponible apropiado. El sistema paquete-basado en un microprocesador (SoC) utiliza la capacidad de dos Tbps del recurso central cambiado TeraNet a los paquetes del movimiento. El regulador multifilar de la memoria compartida permite el proceso de corazones para tener acceso a memoria compartida directamente sin extraer de la capacidad de TeraNet, así que el movimiento del paquete no puede ser bloqueado por el acceso de memoria.

El enlace hipertexto proporciona una interconexión del microprocesador-nivel 50-Gbaud que permita que SoCs trabaje en tándem. Sus gastos indirectos del bajo-protocolo y alta producción hacen enlace hipertexto un interfaz ideal para las interconexiones del microprocesador-a-microprocesador. Trabajando con el navegador multifilar, el enlace hipertexto envía tareas a los dispositivos en tándem transparente y ejecuta tareas como si estén corriendo en recursos locales.

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