ARM Cortex de 32 bits de los microchipes y de los circuitos integrados LPC1752FBD80 - microcontrolador M3

ARM Cortex de 32 bits de los microchipes y de los circuitos integrados LPC1752FBD80 - microcontrolador M3

Descripción general

El LPC1766 es un microcontrolador basado Cortex-M3 del BRAZO para los usos integrados que ofrecen un de alto nivel de la integración y del bajo consumo de energía. El BRAZO Cortex-M3 es una base de la siguiente generación que ofrece aumentos de sistema tales como aumentado elimina errores de características y de alto nivel de la integración del bloque de la ayuda.

El LPC1766 actúa en las frecuencias de la CPU de hasta 80 megaciclos. La CPU del BRAZO Cortex-M3 incorpora una tubería de 3 etapas y utiliza una arquitectura de Harvard con ómnibus locales separados de la instrucción y de datos así como un tercer autobús para los periférico. La CPU del BRAZO Cortex-M3 también incluye una unidad interna del prefetch que apoye la ramificación especulativa.

El complemento periférico del LPC1766 incluye el kB 256 de memoria Flash, kB 64 de la memoria de los datos, Ethernet MAC, interfaz del dispositivo USB/Host/OTG, controlador dma de fines generales de 8 canales, 4 UARTs, 2 PUEDE los canales, 2 reguladores del SSP, interfaz de SPI, 3 interfaces de I 2C, 2 entrados más interfaz hecho salir de 2 I2S, 8 el pedazo el pedazo ADC del canal 12, 10 DAC, el control de motor PWM, interfaz del codificador de la cuadratura, 4 contadores de tiempo de fines generales, los fines generales hechos salir 6 PWM, el poder ultrabajo RTC con la fuente de batería separada, y hasta 70 pernos de fines generales de la entrada-salida.

El LPC1766 es perno-compatible al microcontrolador de LPC2366 ARM7-based.

Características

• Procesador del BRAZO Cortex-M3 del „, corriendo en las frecuencias de hasta 80 megaciclos. Una unidad (MPU) de la protección de memoria que apoya ocho regiones es incluida. „
• ARME el regulador de interrupción Vectored jerarquizado accesorio Cortex-M3 (NVIC). „
• memoria del programmimg del flash del en-microprocesador de 256 kB. El acelerador aumentado de memoria Flash permite la operación de alta velocidad de 80 megaciclos con los estados de espera cero. „
• En-sistema que programa (ISP) y En-uso que programa (IAP) vía software del cargador de bota del en-microprocesador. „
• el en-microprocesador SRAM de 64 kB incluye: ‹
  • kB 32 de SRAM en la CPU con el ómnibus del código local/de datos para el acceso de alto rendimiento de la CPU. ‹
  • Dos 16 bloques de SRAM del kB con los caminos de acceso separados para una producción más alta. Estos bloques de SRAM se pueden utilizar para la memoria de Ethernet, del USB, y del acceso directo de memoria, así como para la instrucción de la CPU y el almacenamiento de datos de fines generales.
• Controlador dma de fines generales de ocho canales (GPDMA) en la matriz de múltiples capas de AHB que se puede utilizar con el SSP, I2S, UART, los periférico del convertidor de analógico a digital y de digital a analógico, señales del partido del contador de tiempo, y para las transferencias de la memoria-a-memoria. „
• La interconexión de múltiples capas de la matriz de AHB proporciona un autobús separado para cada amo de AHB. Los amos de AHB incluyen la CPU, el controlador dma de fines generales, Ethernet MAC, y la interfaz USB. Esta interconexión proporciona la comunicación sin retrasos del arbitraje. „
• El autobús partido de APB permite la alta producción con pocas paradas entre la CPU y el acceso directo de memoria. „
• Interfaces en serie: ‹
  • Ethernet MAC con el interfaz de RMII y el controlador dma dedicado. ‹
  • Regulador del dispositivo/Host/OTG de la lleno-velocidad del USB 2,0 con el controlador dma dedicado y en-microprocesador PHY para el dispositivo, el anfitrión, y las funciones de OTG. ‹
  • Cuatro UARTs con la generación fraccionaria de la velocidad, la ayuda interna del primero en entrar, primero en salir, del acceso directo de memoria, y la ayuda RS-485. Un UART tiene entrada-salida del control del módem, y un UART tiene ayuda de IrDA. ‹
  • PUEDE el regulador 2.0B con dos canales. ‹
  • Regulador de SPI con síncrono, serial, por completo - comunicación a dos caras y longitud de datos programable. ‹
  • Dos reguladores del SSP con capacidades del primero en entrar, primero en salir y del multi-protocolo. Los interfaces del SSP se pueden utilizar con el regulador de GPDMA. ‹
  • Dos interfaces^del C-autobús de I² que apoyan modo rápido con un índice de datos de 400 kbits/s con modo con varias direcciones del reconocimiento y de monitor. ‹
  • Un interfaz^del C-autobús de I² que apoya la especificación completa de I2C-bus y el más rápido del modo con un índice de datos de 1 mbit/s con modo con varias direcciones del reconocimiento y de monitor.
  • ‹ I interfaz de ² S (sonido de Inter-IC) para la entrada o la salida audio digital, con control de tarifa fraccionario. El interfaz de I2S se puede utilizar con el GPDMA. El interfaz de I2S apoya 3 alambres y 4 datos del alambre transmiten y reciben así como entrada-salida del reloj principal.
• „ otros periférico: ‹
  • 70 pernos de fines generales de la entrada-salida (GPIO) con configurable levantan/abajo resistores y un nuevo, configurable modo de funcionamiento del abierto-dren. ‹
  • convertidor de analógico a digital 12-bit (ADC) con la entrada que multiplexa entre ocho pernos, índices de conversión hasta 1 megaciclo, y registros múltiples del resultado. 12 el pedazo ADC se puede utilizar con el regulador de GPDMA. ‹
  • convertidor de digital a analógico 10-bit (DAC) con el contador de tiempo dedicado de la conversión y la ayuda del acceso directo de memoria. ‹
  • Cuatro contadores de tiempo/contadores de fines generales, con un total de entradas y diez de ocho capturas comparan salidas. Cada bloque de contador de tiempo tiene una entrada externa de la cuenta y ayuda del acceso directo de memoria. ‹
  • Un control de motor PWM con la ayuda para el control de motor trifásico. ‹
  • Interfaz del codificador de la cuadratura que puede supervisar un codificador externo de la cuadratura. ‹
  • Un bloque estándar de PWM/timer con la entrada externa de la cuenta. ‹
  • Reloj en tiempo real (RTC) con un ámbito separado del poder y un oscilador dedicado del RTC. El bloque del RTC incluye 64 bytes de registros de reserva con pilas. ‹
  • El reloj de vigilancia (WDT) reajusta el microcontrolador dentro de un periodo de tiempo razonable si incorpora un estado erróneo. ‹
  • Contador de tiempo de la señal del sistema, incluyendo una opción externa de la entrada de reloj. ‹
  • El contador de tiempo repetidor de la interrupción proporciona programable y la repetición de interrupciones medidas el tiempo.
  • Cada uno periférico tiene su propio divisor del reloj para ahorros más futuros del poder. „
• La prueba estándar de JTAG/elimina errores del interfaz para la compatibilidad con las herramientas existentes. El alambre serial elimina errores y las opciones seriales del puerto del rastro del alambre. „
• El módulo del rastro de la emulación permite el trazo en tiempo real no-intruso, de alta velocidad de la ejecución de la instrucción. „
• La UGP integrada (unidad de gestión del poder) ajusta automáticamente reguladores internos para minimizar el consumo de energía durante sueño, sueño profundo, poder-abajo, y modos profundos del poder-abajo. „
• Cuatro modos reducidos del poder: Sueño, Profundo-sueño, poder-abajo, y poder-abajo profundo. „
• Escoja la fuente de alimentación de 3,3 V (2,4 V a 3,6 V). „
• Cuatro entradas de la interrupción externa configurables como el borde/sensible llano. Todos los pernos en PORT0 y PORT2 se pueden utilizar como fuentes sensibles de la interrupción del borde. „
• Entrada no--maskable de (NMI) de la interrupción. „
• Función de salida de reloj que puede reflejar el reloj principal del oscilador, el reloj del IRC, el reloj del RTC, el reloj de la CPU, y el reloj del USB. „
• El regulador de interrupción de la atención (WIC) permite que la CPU despierte automáticamente de cualquier interrupción de prioridad que pueda ocurrir mientras que los relojes se paran en sueño profundo, poder-abajo, y modos profundos del poder-abajo. „
• Procesador para despertar de modo del poder-abajo vía interrupciones de los diversos periférico. „
• El apagón detecta con el umbral separado para la interrupción y el reset forzado. „
• Poder-en el reset (POR). „
• Oscilador cristalino con un rango de operación de 1 megaciclo a 24 megaciclos. „
• 4 el oscilador interno del megaciclo RC arregló hasta el 1% la exactitud que se puede utilizar opcionalmente como reloj de sistema. „
• PLL permite la operación de la CPU hasta la tarifa de la CPU del máximo sin la necesidad de un cristal de alta frecuencia. Puede ser corrido del oscilador principal, del oscilador interno de RC, o del oscilador del RTC.
• „ USB PLL para la flexibilidad añadida. „
• El código leyó la protección (CRP) con diversos niveles de seguridad. „
• Disponible como 100 paquete del perno LQFP (14 x 14 x 1,4 milímetros).

Usos

• „ eMetering del „
• „ de la iluminación
• „ industrial del establecimiento de una red
• „ de los sistemas de alarma
• „ de los electrodomésticos
• Control de motor

Bloque diagrama

Esquema del paquete

LQFP100: paquete plano del patio plástico del perfil bajo; 100 ventajas; cuerpo 14 x 14 x 1,4 milímetros SOT407-1

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