Familia programable del dispositivo de lógica programable de los chips CI de la placa de circuito programable EPM3128ATC144-10

 
Familia del dispositivo de lógica programable del max 3000A
Características
El ■ de alto rendimiento, el Cmos barato EEPROM-basó los dispositivos de lógica programable (PLDs) construido en una arquitectura de MAX®
programabilidad (ISP) del en-sistema del ■ 3.3-V a través del interfaz común con capacidad de perno-fijación avanzada – conjunto de circuitos de (JTAG) del grupo de acción de prueba del estándar 1149,1 incorporados de IEEE de la ISP obediente con el estándar 1532 de IEEE
Conjunto de circuitos incorporado de (BST) de la prueba de la límite-exploración del ■ obediente con el estándar 1149.1-1990 de IEEE
El ■ aumentó características de la ISP: – Algoritmo aumentado de la ISP para más rápidamente programar – pedazo de ISP_Done para asegurar la programación completa – levante el resistor en los pernos de la entrada-salida durante la programación del en-sistema
■ PLDs de alta densidad que se extiende de 600 a 10.000 puertas usables
la lógica del perno-a-perno del ns del ■ 4,5 retrasa con frecuencias contrarias de hasta 227,3 megaciclos
Interfaz de la entrada-salida de MultiVoltTM del ■ permitiendo a la base del dispositivo correr en 3,3 V, mientras que los pernos de la entrada-salida son compatibles con los niveles de la lógica 5.0-V, 3.3-V, y 2.5-V
Cuentas de Pin del ■ que se extienden de 44 a 256 en una variedad de paquete plano (TQFP) del patio fino, el paquete plano (PQFP) del patio plástico, el portador de microprocesador plástico de la J-ventaja (PLCC), y paquetes FineLine de BGATM
Ayuda caliente-socketing del ■
Estructura continua de la encaminamiento de (PIA) del arsenal programable de la interconexión del ■ para el funcionamiento rápido, fiable
Gama de temperaturas industrial del ■
PCI del ■ compatible
arquitectura Autobús-amistosa del ■ incluyendo control programable de la ciénaga-tarifa
opción de salida del Abierto-dren del ■
Los balanceos programables del macrocell del ■ con claro individual, la precolocación, el reloj, y el reloj permiten controles
Modo programable del poder-ahorro del ■ para una reducción del poder de sobre el 50% en cada macrocell
Distribución configurable del producto-término del ampliador del ■, permitiendo hasta 32 términos del producto por macrocell
Pedazo programable de la seguridad del ■ para la protección de diseños propietarios
El ■ aumentó las características arquitectónicas, incluyendo: – 6 o 10 fijan o la salida lógica-conducida permite las señales – dos señales de reloj globales con la inversión opcional – los recursos aumentados de la interconexión para el routability mejorado – control programable de la ciénaga-tarifa de la salida
Ayuda del diseño de software del ■ y lugar-y-ruta automática proporcionada por los sistemas del desarrollo de Altera para las PC basadas en Windows y Sun SPARCstations, y HP 9000 series 700/800 puesto de trabajo
La entrada del diseño del ■ y la ayuda adicionales de la simulación proporcionaron por EDIF 2 0 0 y 3 ficheros de 0 0 netlist, la biblioteca de los módulos dados parámetros (LPM), Verilog HDL, VHDL, y otros interfaces a las herramientas populares de EDA de fabricantes de tercera persona tales como cadencia, lógica del modelo, gráficos del mentor, OrCAD, Synopsys, Synplicity, y VeriBest
La ayuda de programación del ■ con la unidad de programación principal de Altera (MPU), comunicaciones de MasterBlasterTM telegrafía, cable de la transferencia directa del puerto paralelo de ByteBlasterMVTM, cable serial de la transferencia directa de BitBlasterTM así como hardware programado de fabricantes de tercera persona y cualquier probador del en-circuito que apoye la prueba estándar de JamTM y los ficheros de programación de (STAPL) del lenguaje (.jam), los ficheros del Byte-código del atasco STAPL (.jbc), o los ficheros seriales del formato del vector (.svf)
Descripción funcional
La arquitectura del max 3000A incluye los elementos siguientes:
El arsenal de lógica del ■ bloquea (LABs)
■ Macrocells
Términos del producto del ampliador del ■ (compartible y paralelo)
Arsenal programable (PIA) de la interconexión del ■
Bloques de gestión de entrada-salida del ■
La arquitectura del max 3000A incluye cuatro entradas dedicadas que se puedan utilizar como entradas de fines generales o como las señales de control de alta velocidad, globales (el reloj, el claro, y dos hechos salir permiten señales) para cada macrocell y el perno de la entrada-salida. El cuadro 1 muestra la arquitectura de los dispositivos del max 3000A.
Cuadro 1. bloque diagrama del dispositivo del max 3000A

Nota: (1) los dispositivos de EPM3032A, de EPM3064A, de EPM3128A, y de EPM3256A tienen seis hecho salir permiten. Los dispositivos de EPM3512A tienen 10 hechos salir permiten.
Grados máximos absolutos del dispositivo del max 3000A

Nota:
(1) el voltaje de entrada CC mínimo es – 0,5 V. Durante transiciones, las entradas puede el aterrizaje corto – 2,0 V u overshoot a 5,75 V para las corrientes de entrada menos de 100 mA y períodos de más corto de 20 ns.
 
 
 
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