BAILES DE FIN DE CURSO programables de la configuración del circuito integrado de XC4VSX55-10FFG1148I de la plataforma del En-sistema electrónico del flash

Descripción de la familia Virtex-4

Descripción general

La familia de Virtex-4™ es la más nueva generación FPGA de Xilinx. El bloque modular del silicio avanzado innovador o la arquitectura columna-basada ASMBL™ es única en la industria programable de la lógica. Virtex-4 FPGAs contienen a tres familias (plataformas): LX, FX, y SX. Las combinaciones de la opción y de la característica se ofrecen para todos los usos complejos. Una amplia gama de la base duro-IP bloquea completo la solución del sistema. Estos corazones incluyen los procesadores de PowerPC™ (con un nuevo interfaz del APU), Ethernet MAC del Tri modo, 622 Mb/s a 11,1 transmisores-receptores seriales de Gb/s, los bloques del monitor de sistema del voltaje/de la temperatura, las rebanadas dedicadas de DSP, conjunto de circuitos de alta velocidad de la gestión del reloj, y los bloques fuente-síncronos del interfaz. Las unidades de creación básicas Virtex-4 son un aumento de ésos encontrados en las familias de producto Virtex-basadas populares: Virtex, Virtex-E, Virtex-II, Virtex-II favorable, y Virtex-II favorable X, permitiendo la compatibilidad ascendente de diseños existentes. Los dispositivos Virtex-4 se producen en un proceso del cobre del estado plus ultra 90 nanómetro, usando 300 milímetros (12 pulgadas) de tecnología de la oblea. Combinando una amplia variedad de características flexibles, la familia Virtex-4 aumenta capacidades programables del diseño de la lógica y es una alternativa potente a la tecnología de ASIC.

Tecnología de SelectIO

• Hasta 960 usuario I/Os

• Amplias selecciones de estándares de la entrada-salida de 1.5V a 3.3V

• Extremadamente de alto rendimiento

- 600 Mb/s HSTL y SSTL (en toda la entrada-salida de terminación única)

- 1 Gb/s LVDS (en todos los pares de la entrada-salida del diferencial)

• Terminación diferenciada verdadera

• Bajo-capacitancia seleccionada I/Os para la integridad de señal mejorada

• La misma captura del borde en la entrada y la salida I/Os

• Ayuda del interfaz de la memoria para RDA y DDR-2 SDRAM, QDR-II, RLDRAM-II, y FCRAM-II

Tecnología de ChipSync

• Integrado con la tecnología de SelectIO para simplificar interfaces fuente-síncronos

• capacidad del deskew del Por-pedazo construida en todos los bloques de la entrada-salida (línea de retraso variable de la entrada)

• Entrada-salida dedicada y recursos de sincronización regionales (perno y árboles)

• Construido en lógica del serializador/del deserializer de los datos en todos los divisores de la entrada-salida y del reloj

• La memoria/el establecimiento de una red/la telecomunicación interconecta hasta 1 Gb/s+

LISTA COMÚN 

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