• Tecnología de alto rendimiento de los parásitos atmosféricos Cmos
  • 150 megaciclos (duración de ciclo 6.67-ns)
  • De baja potencia (base 1.8-V en 135 megaciclos,
    base 1.9-V en el diseño de la entrada-salida 150 megaciclos, 3.3-V)
• Ayuda de la exploración del límite de JTAG
  • Puerto de acceso estándar de la prueba de IEEE del estándar 1149.1-1990 de IEEE y arquitectura de la Límite-exploración
• CPU de 32 bits de alto rendimiento (TMS320C28x)
  • operaciones del × 32 MAC de 16 × 16 y 32
  • 16 × 16 MAC dual
  • Arquitectura del autobús de Harvard
  • Operaciones atómicas
  • Ayunan la respuesta y el proceso de la interrupción
  • Modelo de programación unificado de la memoria
  • programa de los 4M/alcance lineares de la dirección de datos
  • Código-eficiente (en C/C++ y asamblea)
  • Código fuente del procesador de TMS320F24x/LF240x compatible
• memoria del En-microprocesador
  • Hasta 128K flash del × 16
    (Cuatro sectores del × 16K 16 de 8K × 16 y seis)
  • 1K ROM del × 16 OTP
  • L0 y L1: 2 bloques 4K del × 16 cada Solo-acceso RAM (SARAM)
  • H0: 1 bloque 8K del × 16 SARAM
  • M0 y M1: 2 bloques del × 1K 16 cada SARAM
• ROM de la bota (4K × 16)
  • Con modos de la bota del software
  • Tablas estándar de la matemáticas
• Interfaz externo (F2812)
  • Sobre memoria total del × 16 del 1M
  • Estados de espera programables
  • Sincronización de lectura/grabación programable del estroboscópico
  • El microprocesador de tres individuos selecciona
• Endianness: Poco endian
• Control del reloj y de sistema
  • oscilador del En-microprocesador
  • Módulo del reloj de vigilancia
• Tres interrupciones externas
• Bloque periférico de (PIE) de la extensión de la interrupción que apoya 45 interrupciones periféricas
• Tres contadores de tiempo de 32 bits de la CPU
• llave/cerradura de la seguridad 128-bit
  • Protege flash/OTP y L0/L1 SARAM
  • Previene la ingeniería inversa del firmware
• Periférico del control de motor
  • Dos encargados del acontecimiento (EVA, EVB)
  • Compatible a los dispositivos 240xA
• Periférico del puerto serie
  • Interfaz periférico serial (SPI)
  • Dos interfaces de comunicaciones seriales (SCIs), UART estándar
  • Red aumentada (eCAN) del área del regulador
  • Puerto serie protegido de varios canales (McBSP)
• 12-bit ADC, 16 canales
  • 2 multiplexor de la entrada del canal del × 8
  • Dos de muestreo y retención
  • Escoja/las conversiones simultáneas
  • Índice de conversión rápido: 80 ns/12.5 MSPS
• Hasta 56 pernos de fines generales de la entrada-salida (GPIO)
• Características avanzadas de la emulación
  • Funciones del análisis y del punto de desempate
  • El tiempo real elimina errores vía el hardware
• Las herramientas de desarrollo incluyen
  • Recopilador/ensamblador/máquina para hacer chorizos del ANSI C/C++
  • Cifre al compositor Studio™ IDE
  • DSP/BIOS™
  • Reguladores de la exploración de JTAG
    • Arquitectura estándar de la andBoundary-exploración del puerto de acceso de la prueba de IEEE del estándar 1149.1-1990 de IEEE
• Modos y ahorros de baja potencia del poder
  • OCIOSO, ESPERA, modos del ALTO apoyados
  • Relojes periféricos individuales de la neutralización
• Opciones del paquete
  • 179-ball Microstar BGA™ con el interfaz externo de la memoria (GHH, ZHH) (F2812)
  • 176-pin patio discreto Flatpack (LQFP) con el interfaz externo de la memoria (PGF) (F2812)
  • 128-pin LQFP sin el interfaz externo de la memoria (PBK) (F2810, F2811)
• Opciones de la temperatura
  • A: – 40°C a 85°C (GHH, ZHH, PGF, PBK)
  • S: – 40°C a 125°C (GHH, ZHH, PGF, PBK)
  • Q: – 40°C a 125°C (PGF, PBK)
    (Calificación AEC-Q100 para los usos automotrices)

Todas las marcas registradas son la propiedad de sus propietarios respectivos.

Acción regular de ATFU:

TMS320F2812PGFA

TMS320F28335PGFA

TMS320C6747DZKBT3

TMS320C6416EGLZA6E

TMS320LF2407APGEA

TMS320C6713BPYPA200