IOS programable de los laboratorios 185 de la serie 5980 del ciclón EPC6 de IC EP1C6Q240C8N del arsenal de puerta del campo

IOS programable de los laboratorios 185 de la serie 598 del ciclón EPC6 de los órdenes de puerta EP1C6Q240C8N

Especificaciones

Descripción

Los dispositivos de Cyclone® contienen una arquitectura bidimensional de la fila y columna-basado para ejecutar lógica de encargo. La columna y la fila interconecta de velocidades diversas para proporcionar la señal interconecta entre los laboratorios y los bloques de memoria integrados.

El arsenal de lógica consiste en laboratorios, con 10 LEs en cada LABORATORIO. Un LE es una pequeña unidad de lógica que proporciona la puesta en práctica eficiente de las funciones de lógica del usuario. Los laboratorios se agrupan en filas y columnas a través del dispositivo. Los dispositivos del ciclón se extienden entre 2.910 a 20.060 LEs.

Los bloques de M4K RAM son bloques de memoria verdaderos del dual-puerto con los pedazos 4K de la memoria más la paridad (4.608 pedazos). Estos bloques proporcionan el dual-puerto verdadero dedicado, el dual-puerto simple, o la memoria del solo-puerto hasta 36 pedazos de par en par en hasta 250 megaciclos. Estos bloques se agrupan en columnas a través del dispositivo entre ciertos laboratorios. Los dispositivos del ciclón ofrecen entre 60 a 288 Kbits de RAM integrado.

Cada perno de la entrada-salida del dispositivo del ciclón es alimentado por un elemento de la entrada-salida (IOE) establecido en los finales de las filas del LABORATORIO y las columnas alrededor de la periferia del dispositivo. Los pernos de la entrada-salida apoyan diversos estándares de terminación única y diferenciados de la entrada-salida, tales como los 66 - y 33-MHz, 64 - y estándar de 32 bits del PCI y el estándar de la entrada-salida de LVDS en hasta 640 Mbps. Cada IOE contiene un almacenador intermediario bidireccional de la entrada-salida y tres registros para registrar la entrada, salida, y salida-permite señales. Pernos de doble finalidad de DQS, de DQ, y del DM junto con las cadenas de retraso (usadas fase-para alinear señales de RDA) proporcionar la ayuda del interfaz de los dispositivos de memoria externos tales como dispositivos de RDA SDRAM, y de FCRAM en hasta 133 megaciclos (266 Mbps)

Características

■2.910 a 20.060 LEs, ven el cuadro 1-1

■Hasta 294.912 pedazos de RAM (36.864 bytes)

■Apoya la configuración a través del dispositivo barato de la configuración serial

■Ayuda para los estándares de la entrada-salida LVTTL, LVCMOS, SSTL-2, y SSTL-3

■Ayuda para 66 - y 33-MHz, 64 - y estándar de 32 bits del PCI

■(640 Mbps) ayuda de alta velocidad de la entrada-salida de LVDS

■(311 Mbps) ayuda de poca velocidad de la entrada-salida de LVDS

■ayuda de la entrada-salida de 311-Mbps RSDS

■Hasta dos PLLs por el dispositivo proporcionar la multiplicación del reloj y defasador

■Hasta ocho líneas globales del reloj con seis recursos del reloj disponibles por fila del bloque del arsenal de lógica (LABORATORIO)

■Ayuda para la memoria externa, incluyendo RDA SDRAM (133 megaciclos), FCRAM, y la sola tarifa de datos (SDR) SDRAM

■Ayuda para los corazones múltiples de la propiedad intelectual (IP), incluyendo las funciones de Altera® MegaCore® y los megafunctions del programa de socios de Altera Megafunctions (AMPPSM).

Guía comercial