Descripción funcional
La DDR SDRAM utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad.La arquitectura de doble velocidad de datos es esencialmente una arquitectura de 2n prefetch con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los pines de E/S. Un acceso único de lectura o escritura para la DDR SDRAM consiste efectivamente en una única transferencia de datos de un ciclo de un reloj de 2 n bits de ancho en el núcleo interno de la DRAM y dos correspondientes de n bits de ancho,transferencias de datos de un ciclo de media hora en los pines de E/S.
Características
• VDD = +2,5 V ±0,2 V, VDDQ = +2,5 V ±0,2 V
• VDD = +2,6V ±0,1V, VDDQ = +2,6V ±0,1V (DDR400)
• Transmisión bidireccional de datos por estroboscopo (DQS)
Recibido con datos, es decir, datos sincronizados con la fuente
captura (x16 tiene dos uno por byte)
• Tasa de doble transmisión de datos interna (DDR)
arquitectura; dos accesos a datos por ciclo de reloj
• Entradas de reloj diferencial (CK y CK#)
• Los comandos introducidos en cada borde positivo CK
• DQS alineado en el borde con datos para READ; alineado en el centro con datos para WRITE
• DLL para alinear las transiciones DQ y DQS con CK
• Cuatro bancos internos para el funcionamiento simultáneo
• Máscara de datos (DM) para enmascarar datos de escritura
(x16 tiene dos uno por byte)
• Largomas de estallido programables: 2, 4 u 8
• Actualización automática
¢ 64 ms, 8192 ciclos (comerciales e industriales)
- 16 ms, 8192 ciclos (automóviles)
• Actualización automática (no disponible en los dispositivos AT)
• TEP de mayor duración para mejorar la fiabilidad (OCPL)
• Entrada/salida de 2,5 V (compatible con SSTL_2)
• Se admite la opción de precarga automática simultánea
• bloqueo de tRAS con soporte (tRAP = tRCD)
