Descripción
La SDRAM de 64 Mb es una memoria CMOS de alta velocidad de acceso aleatorio dinámico diseñada para funcionar en sistemas de memoria de 3,3 V que contienen 67,108Configuran internamente como una DRAM de cuatro bancos con una interfaz sincronizada.777El banco de 216 bits está organizado en 4.096 filas por 256 columnas por 16 bits.
La SDRAM de 64 Mb incluye un modo de refresco automático y un modo de apagado de ahorro de energía.Todas las entradas y salidas son compatibles con LVTTL.
La SDRAM de 64 Mb tiene la capacidad de transmitir datos sincrónicamente a una velocidad de datos alta con generación automática de direcciones de columnas,la capacidad de interconectar entre bancos internos para ocultar el tiempo de precarga y la capacidad de cambiar al azar las direcciones de las columnas en cada ciclo de reloj durante el acceso rápido.
Una precarga automática de fila iniciada al final de la secuencia de ráfagas está disponible con la función AUTO PRECHARGE activada.Precargar un banco mientras accede a uno de los otros tres bancos ocultará los ciclos de precarga y proporcionar sin fisuras, de alta velocidad, operación de acceso aleatorio.
Los accesos de lectura y escritura de SDRAM están orientados a la explosión que comienzan en una ubicación seleccionada y continúan para un número programado de ubicaciones en una secuencia programada.El registro de un comando ACTIVE comienza los accesos, seguido de un comando READ o WRITE. El comando ACTIVE junto con los bits de dirección registrados se utilizan para seleccionar el banco y la fila a los que se accede (BA0, BA1 seleccione el banco;A0-A11 seleccione la fila). Los comandos READ o WRITE junto con bits de dirección registrados se utilizan para seleccionar la ubicación de la columna de inicio para el acceso rápido.
Las longitudes de ráfaga READ o WRITE programables consisten en 1, 2, 4 y 8 ubicaciones, o página completa, con una opción de terminación de ráfaga.
Características
• Frecuencia del reloj: 166, 143 MHz
• Completamente sincronizado; todas las señales se refieren a un borde positivo del reloj
• Banco interno para el acceso/precarga de la fila de escondites
• Fuente de alimentación única de 3,3 V
• Interfaz LVTTL
• Largura de la ráfaga programable 1, 2, 4, 8, página completa
• Secuencia de explosión programable: Secuencial/Interleave
• Modos de actualización automática
• 4096 ciclos de actualización cada 64 ms
• Dirección de columna aleatoria en cada ciclo de reloj
• latencia del CAS programable (2, 3 horas)
• Capacidad de lectura/escritura rápida y de lectura/escritura rápida
• Terminación del estallido por comando de parada del estallido y precarga
• Byte controlado por LDQM y UDQM
• Embalaje: 400 milímetros y 54 pines TSOP II
• Se dispone de un envase libre de plomo
• Disponible en temperatura industrial
• Desactivación y modo de apagado profundo
• Auto-refrescamiento de la matriz parcial
• Autorefrescamiento compensado por la temperatura
• Selección de la fuerza del controlador de salida (por favor, póngase en contacto con el gerente de producto para obtener detalles de la función móvil)
