Descripción
Este microcontrolador es un dispositivo de sistema en chip (SoC) de 32 bits destinado a su uso en aplicaciones de control de motores de gama media y control de transmisión automotriz.
Es compatible con los dispositivos de la familia MPC5600 de Freescale y ofrece un rendimiento y capacidades más allá de los dispositivos MPC5632M.
El núcleo del procesador host e200z4 del microcontrolador está basado en la tecnología Power Architecture® y está diseñado específicamente para aplicaciones integradas.este núcleo admite instrucciones para el procesamiento de señales digitales (DSP).
El dispositivo tiene dos niveles de jerarquía de memoria que consta de 8 KB de caché de instrucciones, respaldado por una SRAM en chip de 128 KB y una memoria flash interna de 2 MB.
Para el desarrollo, el dispositivo incluye un bus de calibración que solo es accesible cuando se utiliza el sistema de calibración vertical Freescale.
• Núcleo de arquitectura de potencia de 150 MHz e200z4
¢ Codificación de instrucciones de longitud variable (VLE)
Arquitectura superescalera con 2 unidades de ejecución
¢ Hasta 2 instrucciones enteras o con coma flotante por ciclo
¢ hasta 4 operaciones de multiplicación y acumulación por ciclo
• Organización de la memoria
Memoria flash en chip de 2 MB con ECC y lectura y escritura (RWW)
¢ 128 KB de SRAM en el chip con funcionalidad de espera (32 KB) y ECC
Cache de instrucciones de 8 KB (con bloqueo de línea), configurable en 2 o 4 direcciones
14 + 3 KB de código eTPU y memoria RAM de datos
️ 4 ️ 4 interruptores de barra transversal (XBAR)
– 24-entry MMU
• Protección de seguridad fallida
Unidad de protección de memoria de 16 entradas (MPU)
Unidad CRC con 3 submódulos
Sensor de temperatura de las uniones
• Interrumpir
El control de interrupción configurable (INTC) con interrupción no enmascarable (NMI)
¢ eDMA de 64 canales
• Canales en serie
3 módulos eSCI
3 módulos DSPI (2 de los cuales soportan micro segundo canal (MSC)
3 módulos FlexCAN con 64 búferes de mensaje cada uno
1 módulo FlexRay (V2.1) de hasta 10 Mbit/s, con doble o único canal, 128 objetos de mensaje, ECC
• 1 EMIOS
24 canales unificados
• 1 eTPU2 (eTPU de segunda generación)
32 canales estándar
- 1 módulo de reacción (6 canales con 3 salidas por canal)
• 2 convertidores analógicos a digitales mejorados (eQADC)
- 40 canales de entrada de 12 bits (multiplexados en 2 ADC); ampliables a 56 canales con multiplexadores externos
6 colas de comandos
¢ Apoyo a los activadores y DMA
¢ 688 ns tiempo mínimo de conversión
• Cargador de arranque CAN/SCI en chip con módulo de asistencia al arranque (BAM)
• Nexus: Clase 3+ para el núcleo; Clase 1 para eTPU
• JTAG (5 pines)
• Semáforo de activación del desarrollo (DTS)
¢ Pin EVTO para la comunicación con herramientas externas
• Generación de relojes
¢ Oscilador principal de 4 40 MHz en el chip
FMPLL en el chip (circuito bloqueado de fase con modulación de frecuencia)
• Hasta 112 líneas de E/S de uso general
Se puede programar individualmente como entrada, salida o función especial
– Programmable threshold (hysteresis)
• Modos de reducción de energía: lento, parado y en espera
• Sistema de abastecimiento flexible
- 5 V de alimentación única con lastre externo
¢ Fuente de alimentación externa múltiple: 5 V, 3.3 V y 1.2 V
