EPM7128AETC100-10N MAX7000A EPM7128 CPLD Dispositivo lógico programable complejo

EPM7128AETC100-10N MAX7000A Circuitos integrados (IC) EPM7128 CPLD (dispositivos lógicos programables complejos)

EPM7128AETC100-10N MAX7000A Circuitos integrados (IC) EPM7128 CPLD (dispositivos lógicos programables complejos)

CI CPLD 128MC 10NS 100TQFP

Especificación:

La arquitectura MAX 7000A incluye los siguientes elementos:

Bloques de matrices lógicas (LAB)

macroceldas

Términos del producto Expander (compartible y paralelo)

Matriz de interconexión programable

Bloques de control de E/S La arquitectura del MAX 7000A incluye cuatro entradas dedicadas que se pueden usar como entradas de propósito general o como señales de control global de alta velocidad (reloj, borrado y dos señales de habilitación de salida) para cada macrocelda y pin de E/S .

Descripción general:

Los dispositivos MAX 7000A (incluido MAX 7000AE) son dispositivos de alta densidad y alto rendimiento basados ​​en la arquitectura MAX de segunda generación de Altera.Fabricados con tecnología CMOS avanzada, los dispositivos MAX 7000A basados ​​en EEPROM funcionan con un voltaje de suministro de 3,3 V y proporcionan de 600 a 10 000 puertas utilizables, ISP, retrasos de pin a pin de hasta 4,5 ns y velocidades de contador de hasta 227,3 MHz.Los dispositivos MAX 7000A en los grados de velocidad -4, -5, -6, -7 y algunos -10 son compatibles con los requisitos de temporización para el funcionamiento de 33 MHz de la Especificación de bus local PCI del Grupo de interés especial PCI (PCI SIG).

Características:

Dispositivos lógicos programables (PLD) basados ​​en EEPROM de 3,3 V de alto rendimiento integrados en la arquitectura Multiple Array MatriX (MAX®) de segunda generación (consulte la Tabla 1)

Programabilidad en el sistema (ISP) de 3,3 V a través de la norma IEEE Std.Interfaz de grupo de acción de prueba conjunta (JTAG) 1149.1 con capacidad avanzada de bloqueo de pin: circuito de programabilidad en el sistema (ISP) del dispositivo MAX 7000AE que cumple con IEEE Std.1532: circuitos ISP de dispositivos EPM7128A y EPM7256A compatibles con IEEE Std.1532

Circuito integrado de prueba de exploración de límites (BST) compatible con IEEE Std.1149.1

Compatible con lenguaje de programación y prueba estándar Jam de JEDEC (STAPL) JESD-71

Funciones ISP mejoradas – Algoritmo ISP mejorado para una programación más rápida (excluyendo los dispositivos EPM7128A y EPM7256A) – Bit ISP_Done para garantizar una programación completa (excluyendo los dispositivos EPM7128A y EPM7256A) – Resistencia pull-up en los pines de E/S durante la programación en el sistema

Compatible con pines con los populares dispositivos 5.0-V MAX 7000S

PLD de alta densidad que van desde 600 a 10,000 puertas utilizables

Rango de temperatura extendido.

Más características:

Retardos lógicos de pin a pin de 4,5 ns con contrafrecuencias de hasta 227,3 MHz

La interfaz de E/S MultiVoltTM permite que el núcleo del dispositivo funcione a 3,3 V, mientras que los pines de E/S son compatibles con niveles lógicos de 5,0 V, 3,3 V y 2,5 V

Recuentos de pines que van de 44 a 256 en una variedad de paquetes planos cuádruples delgados (TQFP), paquetes planos cuádruples de plástico (PQFP), matriz de rejilla esférica (BGA), FineLine BGATM que ahorra espacio y paquetes de plástico J-lead chip carrier (PLCC) .Admite hot-socketing en dispositivos MAX 7000AE

Estructura de enrutamiento continuo de matriz de interconexión programable (PIA) para un rendimiento rápido y predecible

compatible con PCI

Arquitectura amigable con el bus, incluido el control de velocidad de giro programable

Opción de salida de drenaje abierto

Registros de macrocélulas programables con controles individuales de borrado, preajuste, reloj y habilitación de reloj

Estados de encendido programables para registros de macrocelda en dispositivos MAX 7000AE

Modo de ahorro de energía programable para una reducción de energía del 50 % o más en cada macrocelda

Distribución de términos de productos de expansión configurable, lo que permite hasta 32 términos de productos por macrocelda

Bit de seguridad programable para protección de diseños patentados

6 a 10 pines o señales de habilitación de salida controladas por lógica

Dos señales de reloj global con inversión opcional

Recursos de interconexión mejorados para mejorar la capacidad de enrutamiento

Tiempos de configuración de entrada rápidos proporcionados por una ruta dedicada desde el pin de E/S a los registros de macrocelda

Control de velocidad de giro de salida programable

Pines de tierra programables

Soporte de diseño de software y colocación y enrutamiento automático proporcionado por los sistemas de desarrollo de Altera para PC con Windows y Sun SPARCstation, y estaciones de trabajo HP 9000 Series 700/800 Soporte adicional de entrada de diseño y simulación proporcionado por archivos de lista de red EDIF 2 0 0 y 3 0 0 , biblioteca de módulos parametrizados (LPM), Verilog HDL, VHDL y otras interfaces para herramientas EDA populares de fabricantes como Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity y VeriBest Soporte de programación con la Unidad de programación maestra (MPU) de Altera ), cable de comunicaciones MasterBlasterTM serial/universal serial bus (USB), cable de descarga de puerto paralelo ByteBlasterMVTM y cable de descarga serial BitBlasterTM, así como hardware de programación de otros fabricantes y cualquier JamTM STAPL File (.jam), Jam Byte-Code Comprobador en circuito compatible con archivo (.jbc) o formato de vector serie (.svf).

MAX7000A Información de pedido:

EPM7032AE

EPM7064AE

EPM7128AE

EPM7256AE

EPM7512AE