W9725G6KB-25 DRAM Chip IC DDR2 SDRAM 256Mbit 16Mx16 1.8V 84 pines WBGA

W9725G6KB-25 DRAM Chip IC DDR2 SDRAM 256Mbit 16Mx16 1.8V 84 pines WBGA

Chip DRAM DDR2 SDRAM 256Mbit 16Mx16 1.8V 84 pines WBGA

1. DESCRIPCIÓN GENERAL

La W9725G6KB es una SDRAM DDR2 de 256 M bits, organizada en 4 194 304 palabras  4 bancos  16 bits.Este dispositivo logra tasas de transferencia de alta velocidad de hasta 1066 Mb/seg/pin (DDR2-1066) para aplicaciones generales.W9725G6KB se clasifica en los siguientes grados de velocidad: -18, -25, 25I y -3.Las piezas de grado -18 cumplen con la especificación DDR2-1066 (7-7-7).Las piezas de grado -25 y 25I cumplen con la especificación DDR2-800 (5-5-5) o DDR2-800 (6-6-6) (las piezas de grado industrial 25I que están garantizadas para soportar -40 °C ≤ TCASE ≤ 95°C).Las piezas de grado -3 cumplen con la especificación DDR2-667 (5-5-5).Todas las entradas de control y dirección están sincronizadas con un par de relojes diferenciales suministrados externamente.Las entradas se bloquean en el punto de cruce de los relojes diferenciales (CLK ascendente y CLK descendente).Todas las E/S se sincronizan con un DQS de un solo extremo o un par DQS-DQS diferencial en una fuente síncrona.

2. CARACTERÍSTICAS  Fuente de alimentación: VDD, VDDQ = 1,8 V ± 0,1 V  Arquitectura de tasa de datos doble: dos transferencias de datos por ciclo de reloj  Latencia CAS: 3, 4, 5, 6 y 7  Longitud de ráfaga: 4 y 8  Bi Las luces estroboscópicas de datos diferenciales direccionales (DQS y DQS) se transmiten/reciben con datos. Máscaras de datos (DM) para datos de escritura  Los comandos ingresados ​​en cada borde CLK positivo, los datos y la máscara de datos están referenciados a ambos bordes de DQS  Se admite latencia aditiva programable de CAS publicada para hacer que el comando y el bus de datos sean eficientes  Latencia de lectura = Latencia aditiva más CAS Latencia (RL = AL + CL)  Ajuste de impedancia del controlador fuera del chip (OCD) y terminación en matriz (ODT) para una mejor calidad de la señal  Operación de precarga automática para ráfagas de lectura y escritura  Modos de actualización automática y actualización automática  Apagado precargado y apagado activo  Máscara de datos de escritura  Latencia de escritura = Lectura Latencia - 1 (WL = RL - 1)  Interfaz: SSTL_18  Empaquetado en bola WBGA 84 (8x12,5 mm2 ), utilizando materiales sin plomo con conformidad con RoHS.

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