Condiciones de pago :T/T, Western Union, Paypal, garantía comercial, tarjeta de crédito
Capacidad de la fuente :186 PC
Plazo de expedición :3-5 día
Detalles de empaquetado :Empaquetado del estándar internacional
Categoría :Lógica programable ICs
Condición :Original 100%, a estrenar y original, nueva
Número de I/Os :Entrada-salida 480
Producto :Virtex-5
Paquete/caso :FBGA-1136
RAM distribuido :kbit 480
Bloque integrado RAM - EBR :kbit 2160
Frecuencia de funcionamiento máxima :550 megaciclos
Servicio :BOM Kitting
Plazo de ejecución :En existencia, contacto nosotros
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Entrada-salida Virtex-5 de XC5VLX50T-1FFG1136C IC FPGA FBGA-1136 480 550 megaciclos
Cualidad de producto
Valor del atributo
Xilinx
FPGA - Arsenal de puerta programable del campo
Virtex-5
Entrada-salida 480
1 V
0 C
+ 85 C
SMD/SMT
FBGA-1136
Tarifa de datos:
6,5 Gb/s
Serie:
XC5VFX70T
Marca:
Xilinx
RAM distribuido:
kbit 480
Bloque integrado RAM - EBR:
kbit 2160
Frecuencia de funcionamiento máxima:
550 megaciclos
Humedad sensible:
Sí
Número de transmisores-receptores:
Transmisor-receptor 12
Tipo de producto:
FPGA - Arsenal de puerta programable del campo
Cantidad del paquete de la fábrica:
1
Subcategoría:
Lógica programable ICs
Marca registrada:
Virtex
Resumen de las características de Virtex-5 FPGA
Un recurso de Virtex-5 FPGA CLB se compone de dos rebanadas. Cada rebanada es equivalente y contiene: • Cuatro generadores de función • Cuatro elementos de almacenamiento • Puertas de la lógica aritmética • Multiplexores grandes • Rápido lleve anticipan cadena
Los generadores de función son configurables como 6 entrada LUTs o entrada LUTs de la dual-salida 5. SLICEMs en algún CLBs puede ser configurado para actuar como los registros de cambio de 32 bits (o x de 16 bits 2 registros de cambio) o como RAM distribuido 64-bit. Además, cuatro elementos de almacenamiento se pueden configurar como cierres sensibles borde-accionados del D-tipo balanceos o del nivel. Cada CLB tiene interconexión rápida interna y conecta con una matriz de interruptor para tener acceso a recursos de encaminamiento generales.
• La mayoría del avanzado, de alto rendimiento, óptimo-utilización, tela de FPGA Tecnología real de la tabla de operaciones de búsqueda de 6 entradas del − (LUT) Opción dual 5-LUT del − Encaminamiento mejorada − del reducir-salto opción distribuida 64-bit de RAM del − Opción del − SRL32/Dual SRL16
• Sincronización potente de la teja de la gestión del reloj (CMT) Bloques del encargado de reloj de Digitaces del − (DCM) para proteger del retraso, la síntesis de la frecuencia, y el reloj cero defasador Los bloques del − PLL para la entrada están inquietos filtrando, protegiendo cero del retraso, síntesis de la frecuencia, y división fase-hecho juego del reloj
