microprocesador de 3.3V ALTERA FPGA

■Los dispositivos de Arria II GX han dedicado los bancos de la configuración en el banco 3C y 8C, que apoyan los pernos dedicados de la configuración y algunos de los pernos de doble finalidad con a
esquema de la configuración en 1,8, 2,5, 3,0, y 3,3 V. Para los dispositivos de Arria II GZ, los pernos dedicados de la configuración están situados en el banco 1A y el banco 1C. Sin embargo, este
los bancos no son bancos dedicados de la configuración; por lo tanto, los pernos de la entrada-salida del usuario están disponibles en el banco 1A y el banco 1C.
■Perno dedicado de VCCIO, de VREF, y de VCCPD por el banco de la entrada-salida para permitir estándares voltaje-referidos de la entrada-salida. Cada banco de la entrada-salida puede actuar en la independiente VCCIO, VREF, y
Niveles de VCCPD.

Entrada-salida de LVDS y DPA de alta velocidad
■Conjunto de circuitos dedicado para ejecutar interfaces de LVDS a las velocidades a partir del 150 Mbps a 1,25 Gbps
■RD OCT para la interconexión de alta velocidad de LVDS
■El conjunto de circuitos de los DPA y el conjunto de circuitos de los suave-CDR en el receptor compensa automáticamente la posición oblicua de canal a canal y del canal-a-reloj en interfaces fuente-síncronos
y tiene en cuenta la puesta en práctica de interfaces en serie asincrónicas con los relojes integrados a la tarifa de hasta 1,25 datos de los Gbps (SGMII y GbE)
■Los almacenadores intermediarios de salida emulados de LVDS utilizan dos almacenadores intermediarios de salida de terminación única con una red externa del resistor para apoyar LVDS, mini-LVDS, BLVDS (solamente para
Dispositivos de Arria II GZ), y estándares de RSDS.