Condiciones de pago :T/T, Western Union, Paypal, garantía comercial, tarjeta de crédito
Capacidad de la fuente :80 PC
Plazo de expedición :3-5 día
Detalles de empaquetado :Empaquetado del estándar internacional
Categoría :IC FPGA
Condición :Original 100%, a estrenar y original, nueva
Número de bloques del arsenal de lógica - laboratorios :14144
Número de I/Os :Entrada-salida 920
Paquete/caso :FBGA-1932
Tarifa de datos :600 Mb/s a 8,5 Gb/s
Serie :Stratix IV GX
Frecuencia de funcionamiento máxima :600 megaciclos
Servicio :BOM Kitting
Plazo de ejecución :En existencia, contacto nosotros
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Entrada-salida Stratix IV GX del microprocesador FBGA-1932 920 de EP4SGX360NF45I4N ALTERA FPGA
Cualidad de producto
Valor del atributo
Intel
FPGA - Arsenal de puerta programable del campo
Stratix IV GX
353600
14144
Entrada-salida 920
900 milivoltio
- 40 C
+ 85 C
SMD/SMT
FBGA-1932
Bandeja
Tarifa de datos:
600 Mb/s a 8,5 Gb/s
Serie:
Stratix IV GX
Marca:
Intel/Altera
Frecuencia de funcionamiento máxima:
600 megaciclos
Humedad sensible:
Sí
Número de transmisores-receptores:
Transmisor-receptor 48
Tipo de producto:
FPGA - Arsenal de puerta programable del campo
Cantidad del paquete de la fábrica:
12
Subcategoría:
Lógica programable ICs
Memoria total:
kbit 22564
Marca registrada:
Stratix
Parte # alias:
974496
Los dispositivos de Stratix IV GX proporcionan hasta 48 canales CDR-basados lleno-a dos caras del transmisor-receptor por el dispositivo:
■Treinta y dos fuera de los 48 canales del transmisor-receptor ha dedicado el substrato de codificación físico (PCS) y conjunto de circuitos y ayuda medios físicos del accesorio (PMA) tarifas de datos entre 600 Mbps y 8,5 Gbps ■Que seguían habiendo los 16 canales del transmisor-receptor han dedicado tarifas de datos del conjunto de circuitos y de la ayuda de PMA-only entre 600 Mbps y Gbp 6,5 ■Stratix IV GX-PCIe Gen1 y Gen2, GbE, RapidIO serial, SONET/SDH, XAUI/HiGig, (OIF) CEI-6G, SD/HD/3G-SDI, canal de la fibra, SFI-5, GPON, SAS/SATA, HyperTransport 1,0 y 3,0, e Interlaken ■Usos del complejo y de la punto final de la raíz ■configuraciones del carril x1, x4, y x8 ■Interfaz obediente del TUBO 2,0 ■Conjunto de circuitos integrado a cambiar entre las tarifas de datos Gen1 y Gen2 ■Conjunto de circuitos incorporado para la generación y detección ociosa eléctrica, receptor detectar, transiciones del estado del poder, revocación del carril, e inversión de la polaridad ■Codificador 8B/10B y decodificador, máquina de estado de la sincronización del receptor, y ± 300 porciones por millón de conjuntos de circuitos de la remuneración del reloj (PPM) ■Ayuda de la capa de la transacción para hasta dos canales virtuales (VCs) ■Ayuda de XAUI/HiGig ■Obediente a la especificación de IEEE802.3ae ■Conjunto de circuitos integrado de la máquina de estado para convertir a grupos de código ociosos de XGMII (||Yo||) a y desde sistemas pedidos ociosos (||||, ||K||, ||R||) en el transmisor y receptor, respectivamente ■Codificador 8B/10B y decodificador, máquina de estado de la sincronización del receptor, deskew del carril, y conjunto de circuitos de la remuneración del reloj del ± 100 PPM
