Entrada-salida Virtex 5 FPGA de XC5VLX110-1FFG676C 4608kbit 440

• Hasta seis tejas de la gestión del reloj (CMTs)
El − por cada uno CMT contiene dos DCMs y un PLL-up a dieciocho generadores de reloj totales
− flexible DCM--PLL o PLL--DCM a la cascada
Deskew del reloj de la precisión del − y desplazamiento de fase
Síntesis flexible de la frecuencia del −
Modos de funcionamiento múltiples del − para facilitar decisiones de equilibrio del funcionamiento
Frecuencia máxima mejorada − de la entrada-salida
Resolución defasadora de grano fino del −
El − entró la filtración de la inquietud
Operación de baja potencia del −
Gama ancha del desplazamiento de fase del −

• multiplicación del complemento de 25 x 18 two
• Etapas opcionales de la tubería para el funcionamiento aumentado
• El acumulador mordido 48 opcionales para multiplicarse acumula la operación (MACC) con la cascada opcional del acumulador a 96 pedazos
• La serpiente integrada para complejo-multiplica o multiplicar-añade la operación
• Bitwise modos de operación lógica opcionales
• Registros de la independiente C por rebanada
• Completamente cascadable en una columna de DSP sin recursos de encaminamiento externos
• Medida de la temperatura del En-microprocesador (±4°C)
• Medida de la fuente de alimentación del En-microprocesador (los ±1%)
• Fácil de utilizar, autónomo
− ningún diseño requerido para la operación básica
Supervisión autónoma del − de todos los sensores del en-microprocesador
Umbrales programables de la alarma del usuario del − para el en-microprocesador