Campo de la entrada-salida 600MHz FPGA de EP4SE360H29C4N 488

■Hasta 16 relojes globales y 88 relojes regionales encaminaron óptimo para resolver el máximo rendimiento de 800 megaciclos
■Hasta 112 y 132 relojes de la periferia en los dispositivos de Stratix IV GX y de Stratix IV E, respectivamente
■Hasta 66 (16 GCLK + 22 RCLK + 28 PCLK) redes del reloj por cuadrante del dispositivo en los dispositivos de Stratix IV GX y de Stratix IV GT
■Hasta 71 (16 GCLK + 22 RCLK + 33 PCLK) redes del reloj por cuadrante del dispositivo en los dispositivos de Stratix IV E
■Conjunto de circuitos dedicado en los lados izquierdos y derechos del dispositivo para apoyar vínculos diferenciados a las tarifas de datos a partir del 150 Mbps a 1,6 Gbps
■Hasta 98 SERDES diferenciados en los dispositivos de Stratix IV GX, hasta 132 SERDES diferenciados en los dispositivos de Stratix IV E, y hasta 47 SERDES diferenciados en los dispositivos de Stratix IV GT
■El conjunto de circuitos de los DPA en el receptor compensa automáticamente la posición oblicua de canal a canal y del canal-a-reloj en interfaces síncronos de la fuente
■El conjunto de circuitos de los Suave-CDR en el receptor permite la puesta en práctica de interfaces en serie asincrónicas con los relojes integrados a la tarifa de hasta 1,6 datos de los Gbps (SGMII y GbE)
■Los dispositivos de Stratix IV E proporcionan una solución excelente para los usos que no requieren transmisores-receptores CDR-basados de alta velocidad, pero son lógica, entrada-salida del usuario, o memoria intensiva.