SDRAM DE DOBLE VELOCIDAD DE DATOS (DDR)
CARACTERÍSTICAS
• Reloj de 167 MHz, velocidad de datos de 333 Mb/s/p
• VDD = +2,5 V ±0,2 V, VDDQ = +2,5 V ±0,2 V
• Luz estroboscópica bidireccional de datos (DQS) transmitida/recibida con datos, es decir, captura de datos síncrona con la fuente (x16 tiene dos, uno por byte)
• Arquitectura interna canalizada de doble velocidad de datos (DDR);dos accesos de datos por ciclo de reloj
• Entradas de reloj diferencial (CK y CK#)
• Comandos ingresados en cada flanco positivo de CK
• DQS borde alineado con datos para READ;alineado al centro con datos para ESCRITURAS
• DLL para alinear las transiciones DQ y DQS con CK
• Cuatro bancos internos para operación concurrente
• Máscara de datos (DM) para enmascarar datos de escritura (x16 tiene dos, uno por byte)
• Longitudes de ráfaga programables: 2, 4 u 8
• Compatibilidad con la opción de precarga automática simultánea
• Modos de actualización automática y actualización automática
• Paquete FBGA disponible
• 2.5 E/S (compatible con SSTL_2)
• t bloqueo RAS (t RAP = t RCD)
• Compatible con versiones anteriores de DDR200 y DDR266
OPCIONES NÚMERO DE PIEZA
• Configuración
32 Megas x 4 (8 Megas x 4 x 4 bancos) 32M4
16 Megas x 8 (4 Megas x 8 x 4 bancos) 16M8
8 Megas x 16 (2 Megas x 16 x 4 bancos) 8M16
• Paquete de plástico
TSOP de 66 pines (OCPL) TG
FBGA de 60 bolas (16x9 mm) FJ
• Temporización - Tiempo de ciclo
6ns @ CL = 2,5 (DDR333B–FBGA)1-6
6ns @ CL = 2,5 (DDR333B–TSOP)1-6T
7,5 ns @ CL = 2 (DDR266A)2-75Z
• Actualización automática
Estándar ninguno
NOTA: 1. Admite módulos PC2700 con sincronización 2.5-3-3
2. Admite módulos PC2100 con sincronización 2-3-3
COMPATIBILIDAD DDR333
DDR333 cumple o supera todos los requisitos de temporización de DDR266, lo que garantiza una compatibilidad total con versiones anteriores de los diseños DDR actuales.Además, estos dispositivos admiten la precarga automática simultánea y el bloqueo de t RAS para mejorar el rendimiento de sincronización.El dispositivo DDR333 de 128 Mb admitirá un intervalo de actualización periódico promedio (t REFI) de 15,6 µs.
El paquete TSOP estándar de 66 pines se ofrece para aplicaciones punto a punto donde el paquete FBGA está diseñado para sistemas multipunto.
La hoja de datos de Micron 128Mb proporciona especificaciones y funciones completas, a menos que se especifique lo contrario en este documento.
DIMENSIÓN DEL PAQUETE DE 60 BOLAS FBGA
MARCADO DE PAQUETE FBGA
Debido al tamaño físico del paquete FBGA, el número de pieza de pedido completo no está impreso en el paquete.En su lugar, se utiliza el siguiente código de paquete.
La marca superior contiene cinco campos 12345
• Campo 1 (Familia de productos)
DRAM D
DRAM-ES Z
• Campo 2 (Tipo de producto)
2,5 voltios, DDR SDRAM, L de 60 bolas
• Campo 3 (Ancho)
x4 dispositivos B
x8 dispositivos C
x16 dispositivos D
• Campo 4 (Densidad/Tamaño)
128Mb F
• Archivado 5 (Grado de velocidad)
-6J
-75Z P
-75 F
-8C
DIMENSIÓN DEL PAQUETE TSOP DE 66 PINES ASIGNACIÓN DE PIN DEL PAQUETE TSOP DE 66 PINES
