MPU del BRAZO Cortex-A8 del MPU Sitara del circuito integrado del microcontrolador de AM3352BZCZ30 AM3352BZCZD80 AM3354BZCZA100 AM3354BZCZD80

MPU del BRAZO Cortex-A8 del MPU Sitara del circuito integrado del microcontrolador de AM3352BZCZ30 AM3352BZCZD80 AM3354BZCZA100 AM3354BZCZD80

Características 1

• Hasta el ‐ de 1-GHz SitaraTM ARM® Cortex®-A8 32 mordido procesador del RISC

  • – Coprocesador de NEONTM SIMD

  • – 32KB de la instrucción del L1 y 32KB del escondrijo de los datos

    Con la detección del Solo-error (paridad)

  • – 256KB del escondrijo L2 con código de corrección de error

    (ECC)

  • – 176KB de la ROM de la bota del En-microprocesador

  • – 64KB de RAM dedicado

  • – Emulación y eliminar errores - de JTAG

  • – Regulador de interrupción (interrupción hasta 128

    Peticiones)

• Memoria del En-microprocesador (L3 compartido RAM)

  • – 64KB del regulador de fines generales de la memoria del En-microprocesador (OCMC) RAM

  • – Accesible a todos los amos

  • – Apoya la retención para la atención rápida

• Interfaces externos de la memoria (EMIF)

  • – mDDR (LPDDR), DDR2, DDR3, regulador de DDR3L:

    • – mDDR: reloj 200-MHz (tarifa de datos 400-MHz)

    • – DDR2: reloj 266-MHz (tarifa de datos 532-MHz)

    • – DDR3: reloj 400-MHz (tarifa de datos 800-MHz)

    • – DDR3L: reloj 400-MHz (datos 800-MHz

      Tarifa)

    • – ómnibus de datos de 16 bits

    • – 1GB del espacio direccionable total

    • – Ayudas dispositivo de memoria un x16 o dos x8

      Configuraciones

  • – Regulador de fines generales de la memoria (GPMC)

    • – Interfaz asincrónico de 8 bits y de 16 bits flexible de la memoria con hasta siete Chip Selects (NAND, NI, Muxed-NI, SRAM)

    • – Utiliza el código de BCH para apoyar a 4, 8, o de 16 bits ECC

    • – Utiliza el código de Hamming para apoyar a ECC 1-Bit

  • – Módulo del localizador del error (OLMO)

    • – Utilizado conjuntamente con el GPMC para localizar direcciones de los errores de datos de los polinomios del síndrome generados usando un algoritmo de BCH

    • – Ayudas 4, 8, y de 16 bits por la ubicación de error del bloque 512-Byte basada en los algoritmos de BCH