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Convertidores de analógico a digital de IC ADC del convertidor de datos de ADS41B49IRGZR - el ADC 14B 250MSPS protegió la energía baja ADC
Características 1
Almacenador intermediario entrado análogo de alta impedancia integrado:
– Capacitancia entrada: 2 PF
– resistencia entrada 200-MHz: kΩ 3
Frecuencia de muestreo máxima: 250 MSPS
Poder ultrabajo:
– poder análogo 1.8-V: 180 mW
– poder del almacenador intermediario 3.3-V: 96 mW
– Poder de la entrada-salida: 135 mW (RDA LVDS)
Alto funcionamiento dinámico:
– SNR: dBFS 69 en 170 megaciclos
– SFDR: dBc 82,5 en 170 megaciclos
Interfaz de la salida:
– Tarifa de datos doble (RDA) LVDS con el oscilación y la fuerza programables:
– Oscilación estándar: 350 milivoltio
– Oscilación bajo: 200 milivoltio
– Fuerza del defecto: terminación 100-Ω
– fuerza 2x: terminación 50-Ω
– el interfaz paralelo de 1.8-V Cmos también apoyó
Aumento programable para SNR, equilibrio de SFDR
DC compensó la corrección
Amplitud entrada baja del reloj de las ayudas
Paquete: VQFN-48 (7 milímetros de × 7 milímetros)
2 usos
Linearización del amplificador de potencia
Radio definida software
Infraestructura de comunicaciones inalámbrica
Descripción 3
Los ADS41Bx9 son miembros de la familia del convertidor de analógico a digital del ultrabajo-poder ADS4xxx (ADC), ofreciendo almacenadores intermediarios de entrada análoga integrados. Estos dispositivos utilizan técnicas de diseño innovadoras para alcanzar alto funcionamiento dinámico, y consumen extremadamente - energía baja. Los pernos de la entrada análoga tienen almacenadores intermediarios, con las ventajas del funcionamiento y de la impedancia de entrada constantes a través de una gama de frecuencia ancha. Los dispositivos están bien adaptados para el multi-portador, usos de comunicaciones amplios del ancho de banda tales como linearización del PA.
Los ADS41Bx9 tienen características tales como corrección digital del aumento y de la compensación. La opción del aumento se puede utilizar para mejorar funcionamiento de SFDR en gamas completas más bajas de la entrada, especialmente en las altas frecuencias de la entrada. La C.C. integrada compensó el lazo de la corrección se puede utilizar para estimar y para cancelar la compensación del ADC. A tasas de muestreo más bajas, el ADC actúa automáticamente en el poder reducido sin pérdida en funcionamiento.
Los dispositivos apoyan interfaces diferenciados de baja tensión dobles de la salida digital de la señalización (LVDS) y del paralelo Cmos de la tarifa de ambos datos (RDA). El índice de datos bajo del interfaz de RDA LVDS (máximo 500 MBPS) hace usando el arsenal de puerta campo-programable barato (FPGA) - basó los receptores posibles. Los dispositivos tienen un modo del bajo-oscilación LVDS que se pueda utilizar para reducir más lejos el consumo de energía. La fuerza de los almacenadores intermediarios de salida de LVDS se puede también aumentar para apoyar la terminación diferenciada 50-Ω.
Información del dispositivo
NÚMERO DE PARTE |
PAQUETE |
TAMAÑO DE CUERPO (NOM) |
ADS41Bx9 |
VQFN (48) |
7,00 milímetros de × 7,00 milímetros |