DDR3 SDRAM utiliza una arquitectura doble de la tarifa de datos para alcanzar la operación de alta velocidad. La arquitectura doble de la tarifa de datos es
arquitectura 8n-prefetch con un interfaz diseñado para transferir dos palabras de datos por ciclo de reloj en los pernos de la entrada-salida.
Una sola lectura o escribir la operación para el DDR3 SDRAM consiste en con eficacia un solo 8n-bit-wide, transferencia de datos del ciclo del cuatro-reloj
a la base y las ocho internas de la COPITA que corresponden n-pedazo-ancho, transferencias de un - mitad - datos del reloj-ciclo en los pernos de la entrada-salida.
el estroboscópico diferenciado de los datos (DQS, DQS#) se transmite externamente, junto con datos, para el uso en recogida de datos en la entrada de DDR3 SDRAM
receptor. DQS centro-se alinea con los datos para WRITEs.
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