Chip CI programable CPLD XCR3128XL-7VQ100I de Coolrunner XPLA3

Detalle rápido:

CoolRunner XPLA3 CPLD


Descripción:

La familia de CoolRunner XPLA3 (arsenal de lógica programable extendido) de CPLDs se apunta para los sistemas de energía baja que incluyen portátil, el PDA, y los usos sensibles del poder. Cada miembro de la familia de CoolRunner XPLA3 incluye la tecnología de diseño rápida del poder cero (FZP) que combina energía baja y velocidad. Con esta técnica de diseño, la familia de CoolRunner XPLA3 ofrece velocidades verdaderas del perno-a-perno de 5,0 ns, mientras que simultáneamente entrega el poder que es menos del μW 56 en el recurso seguro sin la necesidad de los “pedazos de turbo” o de otros esquemas del poder abajo. Substituyendo los métodos convencionales del amplificador del sentido para ejecutar los términos del producto (una técnica que se ha utilizado en PLDs desde la era bipolar) por una cadena conectada en cascada de las puertas puras del Cmos, el poder dinámico es también substancialmente más bajo que cualquier otro CPLD. Los dispositivos de CoolRunner son el único TotalCMOS PLDs, pues utilizan una tecnología de proceso del Cmos y la técnica de diseño completa patentada del Cmos FZP. La técnica de diseño de FZP combina las células de memoria permanente rápidas con memoria de sombra ultrabaja de SRAM del poder para entregar a la familia del poder más bajo 3.3V CPLD de la industria.
La familia de CoolRunner XPLA3 emplea una estructura completa del PLA para la asignación de la lógica dentro de un bloque de la función. El PLA provee de densidad de la flexibilidad máxima y de la lógica, el perno superior que cierra capacidad, mientras que mantiene la sincronización determinista.
CoolRunner XPLA3 CPLDs es apoyado por las herramientas del CAE del software y del estándar industrial de Xilinx® WebPACK™ (mentor, cadencia/OrCAD, lógica del modelo, Synopsys, Viewlogic, y Synplicity), usando redactores de HDL con ABEL, VHDL, y Verilog, y/o entrada esquemática del diseño de la captura.
La verificación del diseño utiliza los simuladores del estándar industrial para la simulación funcional y que mide el tiempo. El desarrollo se apoya el de computadora personal múltiple (PC), Sun, y las plataformas de HP.
Las características de la familia de CoolRunner XPLA3 también incluyen el estándar industrial, IEEE 1149,1, interfaz de JTAG con qué prueba, En-sistema puede ocurrir la programación (ISP), y la reprogramación de la límite-exploración del dispositivo. El CoolRunner XPLA3 CPLD es eléctricamente reprogramable usando programadores del dispositivo del estándar industrial.


Usos:

• La técnica de diseño rápida del poder cero (FZP) proporciona poder ultrabajo y misma velocidad
- Corriente espera típica del μA 17 a 18 en 25°C
• La arquitectura innovadora de CoolRunner™ XPLA3 combina velocidad con flexibilidad extrema
• De acuerdo con primer TotalCMOS PLD de la industria — diseño del Cmos y tecnologías de proceso
• 0.35μ avanzado cinco proceso del metal EEPROM de la capa
- 1.000 ciclos del borrado/de programa garantizaron
- 20 años de retención de los datos garantizaron
• 3V, En-sistema programable (ISP) usando interfaz de JTAG IEEE 1149,1
- Prueba completa de la Límite-exploración (IEEE 1149,1)
- Épocas programadas rápidas
• Ayuda para la sincronización asincrónica compleja
- 16 relojes del término del producto y cuatro relojes del término del control local por bloque de la función
- Cuatro relojes globales y un reloj universal del término del control por el dispositivo
• Retención excelente del perno durante cambios de diseño
• Disponible en calidad comercial y grado industrial extendido del voltaje (2.7V a 3.6V)
• pernos tolerantes de la entrada-salida 5V
• El registro entrado puso la época de 2,5 ns
• Lógica del solo paso extensible a 48 términos del producto
• Retrasos de alta velocidad del perno-a-perno de 5,0 ns
• Control de tarifa de ciénaga por salida
• el 100% routable
• El pedazo de la seguridad previene el acceso desautorizado
• Ayudas caliente-que tapan capacidad
• Entrada/verificación del diseño usando Xilinx o las herramientas del CAE del estándar industrial
• La estructura innovadora del término del control proporciona:
- Sincronización asincrónica del macrocell
- El macrocell asincrónico registra la precolocación/el reset
- El reloj permite control por macrocell
• Salida cuatro permitir controles por bloque de la función
• NAND Foldback para la optimización de la síntesis
• Estado universal 3 que facilita la “cama de los clavos” que prueban
• Disponible en la Microprocesador-escala BGA, paquetes Fineline de BGA, y de QFP. disponible Pb-libre para la mayoría de los tipos del paquete.


Especificaciones: