BALANCEOS BORDE-ACCIONADOS OCTALES de los chips CI electrónicos D-TYPE de SN74HC374N

SN54HC374, SN74HC374

BALANCEOS BORDE-ACCIONADOS OCTALES DE D-TYPE CON LAS SALIDAS 3-STATE

• ¿Ocho D-tipo balanceos en un solo paquete?

• ¿Las salidas verdaderas de gran intensidad 3-State pueden conducir para arriba a 15 cargas de LSTTL?

• ¿Acceso paralelo completo para cargar?

• Las opciones del paquete incluyen el Pequeño-esquema plástico del encogimiento (DB), el Pequeño-esquema (DW), el Pequeño-esquema fino del encogimiento (picovatio), y (w) los paquetes planos de cerámica, Chip Carriers de cerámica (FK), y (n) plástico estándar y (j) las inmersiones de cerámica

descripción

Estos balanceos de 8 bits ofrecen 3 salidas del estado diseñadas específicamente para conducir cargas altamente capacitivas o relativamente de baja impedancia. Son particularmente convenientes para ejecutar los registros del almacenador intermediario, puertos de la entrada-salida, conductores del autobús bidireccionales, y trabajar los registros.

Los ocho balanceos ‘de los dispositivos HC374 son D-tipo borde-accionado balanceos. En la transición positiva de la entrada del reloj (CLK), las salidas de Q se fijan a los niveles de la lógica que fueron puestos en las entradas de los datos (d).

Salida-permita los lugares de la entrada (OE) las ocho salidas en un estado normal de la lógica (niveles altos o bajos de la lógica) o el estado de alta impedancia. En el estado de alta impedancia, la carga de las salidas ni ni conducir las líneas de autobús perceptiblemente. El estado de alta impedancia y la impulsión creciente proporcionan la capacidad para conducir líneas de autobús sin interfaz o componentes pullup.

OE no afecta a las operaciones internas de los balanceos. Los viejos datos pueden ser conservados o los nuevos datos pueden ser incorporados mientras que las salidas están en el estado de alta impedancia.

Para asegurar el estado de alta impedancia durante poder encima o poder de abajo, OE se debe atar a VCC a través de un resistor pullup; el valor mínimo del resistor es determinado por la capacidad de actual-hundimiento del conductor.

El SN54HC374 se caracteriza para la operación sobre la gama de temperaturas militar completa – de 55°C a 125°C. El SN74HC374 se caracteriza para la operación – de 40°C a 85°C.

† del símbolo de lógica

El † este símbolo está de acuerdo con la publicación 617-12 de ANSI/IEEE Std 91-1984 y del IEC.

diagrama de lógica (lógica positiva)

grados máximos absolutos sobre gama de temperaturas de funcionamiento del libre-aire (a menos que se indicare en forma diferente) ‡

Gama del voltaje de fuente, VCC……………………………………. – 0,5 V a 7 V

Corriente entrada de la abrazadera, IIK (VI< 0="" or="" V=""> I > VCC) (véase la nota 1)……………………. ±20 mA

Corriente de la abrazadera de la salida, IOK (Vo< 0="" or="" V=""> O > VCC) (véase la nota 1)………………… ±20 mA

Corriente de salida continua, IO (Vo = 0 a VCC)…………………………… ±35 mA

Corriente continua a través de VCC o de la tierra………………………………. ±70 mA

Impedancia termal del paquete, θJA (véase la nota 2): Paquete………………… 115°C/W del DB

Paquete………………… 97°C/W de DW

Paquete de N…………………. 67°C/W

Paquete………………… 128°C/W del picovatio

Gama de temperaturas de almacenamiento, Tstg………………………………. – 65°C a 150°C

El ‡ subraya más allá de ésos enumerados bajo “grados máximos absolutos” puede causar daño permanente al dispositivo. Éstos son grados de la tensión solamente, y la operación funcional del dispositivo en éstos o de ninguna otra condiciones más allá de ésos indicados bajo “condiciones de funcionamiento recomendadas” no se implica. La exposición a las condiciones absoluto-máximo-clasificadas por períodos extendidos puede afectar a confiabilidad del dispositivo.

NOTAS:

1. Los grados de la entrada y del voltaje de salida pueden ser excedidos si se observan los grados de la corriente de entrada y de salida.

2. La impedancia termal del paquete se calcula de acuerdo con JESD 51, a excepción de los paquetes del por-agujero, que utilizan una longitud del rastro de cero.

Oferta común (venta caliente)