Características
■ Dispositivos lógicos programables (PLD) basados en EEPROM de alto rendimiento basados en la arquitectura MAX® de segunda generación
■ Programabilidad en el sistema (ISP) de 5,0 V a través de la norma IEEE Std.1149.1 Interfaz de grupo de acción de prueba conjunta (JTAG) disponible en dispositivos MAX 7000S: circuitos ISP compatibles con IEEE Std.1532
■ Incluye dispositivos MAX 7000 de 5,0 V y dispositivos MAX 7000S basados en ISP de 5,0 V
■ Circuito de prueba de exploración de límites (BST) JTAG incorporado en dispositivos MAX7000S con 128 o más macroceldas
■ Familia EPLD completa con densidades lógicas que van de 600 a 5000 puertas utilizables (consulte las tablas 1 y 2)
■ Retardos lógicos pin a pin de 5 ns con contrafrecuencias de hasta 175,4 MHz (incluida la interconexión)
■ Dispositivos compatibles con PCI disponibles
Figura 1. Diagrama de bloques de dispositivos EPM7032, EPM7064 y EPM7096
Diseño Seguridad
Todos los dispositivos MAX 7000 contienen un bit de seguridad programable que controla el acceso a los datos programados en el dispositivo.Cuando se programa este bit, no se puede copiar ni recuperar un diseño patentado implementado en el dispositivo.Esta característica proporciona un alto nivel de seguridad de diseño porque los datos programados dentro de las celdas EEPROM son invisibles.El bit de seguridad que controla esta función, así como todos los demás datos programados, se restablece solo cuando se reprograma el dispositivo.
