HIP6501ACBZ-T IC electrónico Chips Triple Linear Power Controller

Oferta común (venta caliente)

HIP6501A

Regulador linear triple del poder con el interfaz de control de ACPI

El HIP6501A, emparejado con el HIP6020 o HIP6021, simplifica la puesta en práctica de diseños ACPI-obedientes en aplicaciones informáticas del microprocesador y. IC integra dos reguladores lineares y un transistor de poca intensidad del paso, así como las funciones de supervisión y de control en 16 un paquete del perno SOIC.

Un regulador linear genera el avión del voltaje 3.3VDUAL de una salida del 5VSB de la fuente de alimentación de ATX durante los estados del sueño (S3, S4/S5), accionando las ranuras del PCI a través de un transistor externo del paso, como dado instrucciones por la situación del 3.3VDUAL permita el perno. Un transistor adicional del paso se utiliza para cambiar en la salida de ATX 3.3V para la operación del PCI durante los operatingstates (activos) S0 y S1.

Las segundas el poder de la memoria del 2.5V/3.3V del sistema informático del regulador linear fuentes a través de un transistor externo del paso en estados activos. Durante el estado S3, un transistor integrado del paso suministra el poder del sueño-estado 2.5V/3.3V. Poderes terceros de un regulador para arriba un avión 5VDUAL cambiando en la salida de ATX 5V en estados activos, o el ATX 5VSB en estados del sueño.

El modo de funcionamiento de HIP6501A (las salidas del activo-estado o las salidas del sueño-estado) es a elección a través de dos pernos del control: S3 y S5. El control adicional de la activación de gobierno de la lógica de diversos modos del poder se ofrece a través de dos pernos de permisión: EN3VDL y EN5VDL. En estados activos, el regulador linear 3.3VDUAL utiliza un MOSFET externo del paso del canal N para conectar la salida (VOUT₁)directamenteconlaentrada3.3VsuministradaporunafuentedealimentacióndeATX(oequivalente), mientras queincurre enpérdidasmínimas.

En estado del sueño, la salida 3.3VDUAL se suministra del ATX 5VSB a través de un transistor de NPN, también externo al regulador. La entrega de poder del estado activa para la salida 2.5/3.3VMEM se hace a través de un transistor externo de NPN, o de un interruptor del NMOS para el ajuste 3.3V. En estados del sueño, la conducción en esta salida se transfiere a un transistor interno del paso. La salida 5VDUAL se acciona a través de dos transistores externos del MOS.

En estados del sueño, un transistor del PMOS (o PNP) conduce la corriente de la salida de ATX 5VSB, mientras que en estados activos, flujo actual se transfiere a un transistor del NMOS conectado con la salida de ATX 5V. Similar a la salida 3.3VDUAL, la operación de la salida 5VDUAL es dictada no sólo por la situación de los pernos S3 y S5, pero la del perno de EN5VDL también.

Características

• Proporciona 3 voltajes ACPI-controlados

- 5V activo/sueño (5VDUAL)

- 3.3V activo/sueño (3.3VDUAL)

- 2.5V/3.3V activo/sueño (2.5VMEM)

• Diseño de control sencillo

- Ninguna remuneración requirió

• Regulación de voltaje de salida excelente

- 3.3VDUAL hizo salir: El ±2.0% sobre temperatura; Estados del sueño solamente

- 2.5V/3.3V hizo salir: El ±2.0% sobre temperatura; Ambos estados operativos (ajuste 3.3V en el sueño único)

• Los voltajes de salida fijados no requieren ningún resistor externo de la precisión

• Tamaño pequeño

- Pequeña cuenta componente externa

• Voltaje de salida a elección 2.5VMEM vía el Pin de FAULT/MSEL

- 2.5V para la memoria de RDRAM

- 3.3V para la memoria de SDRAM

• La supervisión del Debajo-voltaje de todas las salidas con centralizado AVERÍAS el aviso

• La función ajustable del Suave-principio elimina las perturbaciones 5VSB

• Disponible Pb-libre (RoHS obediente)

Grados máximos absolutos

Voltaje de fuente, V_5VSB………………………… +7.0V

12V. …………………………. Tierra - 0.3V a +14.5V

DLA, DRV2…………………. .GND - 0.3V a V12V +0.3V

El resto de los pernos. ………………. .GND - 0.3V a 5VSB + 0.3V

Clasificación del ESD………………………. Clase 3 [5kV]

Condiciones de funcionamiento recomendadas

Voltaje de fuente, V_5VSB……………………… +5V el ±5%

Voltaje de polarización secundario, V_12V. ………………. +12V el ±10%

Entradas de Digitaces, CONTRA₃, CONTRA₅, VEN_3VDL, VEN_5VDL……… .0 a +5.5V

Gama de temperaturas ambiente. ………………. 0°C a 70°C

Gama de temperaturas de empalme. ………………. 0°C a 125°C

Información termal

Resistencia termal (típica, nota 1) θJA (°C/W)

Paquete de SOIC………………………. 100

Temperatura de empalme máxima…………………. 150°C

Gama de temperaturas máxima de almacenamiento. ………. - 65°C a 150°C

Temperatura máxima de la ventaja (10s que suelda)…………. 300°C

(SOIC - extremidades de la ventaja únicas)

PRECAUCIÓN: Las tensiones sobre ésas enumeradas en “grados máximos absolutos” pueden causar daño permanente al dispositivo. Esto es un único grado de la tensión y la operación del dispositivo en éstos o de ninguna otra condiciones sobre ésos indicados en las secciones operativas de esta especificación no se implica.

NOTA: 1. el θJA se mide con el componente montó en un tablero de PC de la evaluación en aire libre.

Bloque diagrama