Gestión del poder de IC de la gestión de la trayectoria del poder de LP2996AMRE/NOPB especializada - regulador de la terminación de PMIC RDA

Gestión del poder de IC de la gestión de la trayectoria del poder de LP2996AMRE/NOPB especializada - regulador de la terminación de PMIC RDA

Características 1

• 1.35V VDDQ mínimo

• Fuente y corriente del fregadero

• Compensación baja del voltaje de salida

• Ningunos resistores externos requirieron

• Topología linear

• Suspenda a la función del Ram (STR)

• Cuenta componente externa baja

• Cierre termal

• LP2998/8Q recomendó para -40°C a 125°C

2 usos

• Voltaje de la terminación de DDR1, de DDR2, de DDR3, y de DDR3L

• FPGA

• PC industrial/médica

• Terminación SSTL-2 y SSTL-3

• Terminación de HSTL

El regulador linear de LP2996A se diseña para resolver las especificaciones de JEDEC SSTL-2 para la terminación de RDA SDRAM. El dispositivo también apoya terminación del autobús de DDR2, de DDR3 y de DDR3L VTT con el minuto de VDDQ de 1.35V. El dispositivo contiene un amplificador operativo de alta velocidad para proporcionar respuesta excelente para cargar transeúntes. La etapa de la salida previene el lanzamiento por mientras que entrega picos actuales 1.5A y transitorios continuos hasta 3A en el uso como sea necesario para la terminación de DDR-SDRAM. El LP2996A también incorpora un perno de VSENSE para proporcionar la regulación superior de la carga y una salida de VREF como referencia para el chipset y el DIMMs.

Una característica adicional encontrada en el LP2996A es un perno bajo activo del cierre (SD) que proporciona suspende PARA PEGAR función (del STR). Cuando el SD es bajo tirado la salida de VTT de triple estado proporcionando una alta salida de la impedancia, pero, VREF seguirá siendo activo. Una ventaja de los ahorros del poder se puede obtener en este modo a través de una corriente quieta más baja.

Información del dispositivo