Microprocesador de memoria Flash W971GG6JB-18, chip de memoria BGA84 de IC SDRAM DDR2 64Mx16
| Características |
| Tipo |
DDR2 SDRAM |
| Organización |
x16 |
| Velocidad |
1066 MT/s |
| Voltaje |
1,8 V |
| Paquete |
WBGA-84 |
El W971GG6JB es un 1G los pedazos DDR2 SDRAM, organizado como 8.388.608 bancos de las palabras x 8 x 16 pedazos. Este dispositivo alcanza tasas de transferencia de alta velocidad hasta 1066Mb/sec/pin (DDR2-1066) para los diversos usos. W971GG6JB se clasifica en las piezas siguientes del grado: -18, -25, 25L, 25I, 25A, 25K y -3. Las -18 piezas del grado son obedientes a la especificación DDR2-1066 (6-6-6). Las piezas del grado de -25/25L/25I/25A/25K son obedientes a la especificación DDR2-800 (5-5-5) (las piezas del grado 25L se garantizan para apoyar IDD2P = 7 mA e IDD6 = 4 mA en la temperatura comercial, las piezas industriales del grado 25I se garantiza para apoyar el ≤ del ≤ TCASE de -40°C 95°C). Las -3 piezas del grado son obedientes a la especificación DDR2-667 (5-5-5).
La temperatura automotriz de las piezas del grado, si está ofrecido, tiene dos requisitos simultáneos: la temperatura ambiente (TA) que rodea el dispositivo no puede ser menos que -40°C o mayor que +95°C (para 25A), +105°C (para 25K), y la temperatura de caso (TCASE) no pueden ser menos que -40°C o mayor que +95°C (para 25A), +105°C (para 25K). Las especificaciones de JEDEC requieren la frecuencia de actualización doblar cuando TCASE excede +85°C; esto también requiere el uso del uno mismo de alta temperatura restaurar la opción. Además, la resistencia de ODT y la impedancia de la entrada-salida deben ser reducidas la capacidad normal cuando TCASE es < 0°C o > +85°C.
Todas las entradas del control y de la dirección se sincronizan con un par de relojes diferenciados externamente suministrados. Las entradas están trabadas en el punto cruzado de los relojes diferenciados (CLK que sube y NO CLK que baja). Todos los I/Os se sincronizan con un solo DQS terminado o un par diferenciado de DQS- NO DQS en una moda síncrona de la fuente.
Característica:
Características
- Fuente de alimentación: VDD, VDDQ DE = ± 0,1 V 1,8 V
- Los datos dobles valoran arquitectura: dos transferencias de datos por ciclo de reloj
- CAS Latency: 3, 4, 5, 6 y 7
- Longitud de la explosión: 4 y 8
- Los estroboscópicos bidireccionales, diferenciados de los datos (DQS y NO DQS) se transmiten/se reciben con datos
- Borde-alineado con datos leídos y centro-alineó con escriben datos
- El DLL alinea transiciones de DQ y de DQS con el reloj
- Entradas de reloj diferenciado (CLK y NO CLK)
- Las máscaras de los datos (DM) para escriben datos
- Los comandos entraron en cada borde positivo de CLK, datos y la máscara de los datos se refiere a ambos bordes de DQS
- NO estado latente aditivo programable fijado de CAS apoyado para hacer eficacia del ómnibus del comando y de datos
- Estado latente leído = estado latente aditivo más CAS Latency (RL = AL + CL)
- Ajuste de la impedancia del Apagado-Microprocesador-conductor (OCD) y En-Dado-terminación (ODT) para una mejor calidad de señal
- operación de la Auto-precarga para la lectura y escribir explosiones
- El auto restaura y el uno mismo restaura modos
- Poder precargado abajo y Active Power abajo
- Escriba la máscara de los datos
- Escriba el estado latente = el estado latente leído - 1 (WL = RL - 1)
- Interfaz: SSTL_18
- Empaquetado en la bola de WBGA 84 (² de 8X12.5 milímetro), usando los materiales sin plomo con RoHS obediente
