Descripción general
La familia Spartan®-6 provee de capacidades principales de la integración de sistema el coste total más bajo para los usos en grandes cantidades. La familia del trece-miembro entrega las densidades ampliadas que se extienden de 3.840 a 147.443 las células de la lógica, con mitad del consumo de energía de familias espartanos anteriores, y una conectividad más rápida, más completa. Empleado una tecnología de proceso de cobre de baja potencia madura de 45 nanómetro que entregue el equilibrio óptimo del coste, del poder, y del funcionamiento, la familia Spartan-6 ofrece nuevo, una lógica más eficiente, dual-registros 6 de la entrada de operaciones de búsqueda de la tabla (LUT) y una selección rica de bloques a nivel sistema incorporados. Éstos incluyen 18 espolones del bloque del Kb (2 x el Kb 9), rebanadas de la segunda generación DSP48A1, reguladores de la memoria de SDRAM, bloques aumentados de la gestión del reloj del mezclado-modo, tecnología de SelectIO™, bloques seriales de alta velocidad poweroptimized del transmisor-receptor, bloques compatibles de la punto final del PCI Express®, modos a nivel sistema avanzados de la gestión del poder, auto-detectan opciones de configuración, y seguridad aumentada del IP con la protección de AES y de la DNA del dispositivo. Estas características proveen de una alternativa programable barata a los productos de encargo de ASIC facilidad de empleo sin precedente. Oferta de Spartan-6 FPGAs la mejor solución para los diseños en grandes cantidades de la lógica, los diseños orientados para el consumidor de DSP, y los usos integrados coste-sensibles. Spartan-6 FPGAs son la fundación programable del silicio para las plataformas apuntadas del diseño que entregan los componentes de software integrado y de soporte físico que permiten a diseñadores centrarse en la innovación tan pronto como su ciclo de desarrollo comience. Resumen de
Características de Spartan-6 FPGA
• Familia Spartan-6: • Spartan-6 LX FPGA: Lógica optimizada • Spartan-6 LXT FPGA: Conectividad serial de alta velocidad • Diseñado para el bajo costo • Bloques integrados eficientes múltiples • Selección optimizada de estándares de la entrada-salida • Cojines escalonados • Paquetes alambre-consolidados plásticos en grandes cantidades • Parásitos atmosféricos bajos y poder dinámico • proceso de 45 nanómetro optimizado para el coste y la energía baja • Hiberne el modo del poder-abajo para el poder cero • Suspenda el modo mantiene el estado y la configuración con para despertar multiclavijas, aumento del control • Un voltaje más de baja potencia de la base 1.0V (LX FPGAs, -1L únicos) • Voltaje de la base del alto rendimiento 1.2V (LX y LXT FPGAs, -2, -3, y grados de la velocidad de -3N) • Multi-voltaje, bancos multi-estándar del interfaz de SelectIO™ • Tasa de transferencia de hasta 1.080 datos de Mb/s por la entrada-salida diferenciada • Impulsión a elección de la salida, hasta 24 mA por el perno • 3.3V a los estándares y a los protocolos de la entrada-salida 1.2V • Interfaces de la memoria barata de HSTL y de SSTL • Conformidad caliente del intercambio • La entrada-salida ajustable mató tarifas para mejorar integridad de señal • Transmisores-receptores seriales de alta velocidad de GTP en el LXT FPGAs • Hasta 3,2 Gb/s • Interfaces de alta velocidad incluyendo: Serial ATA, aurora, Ethernet 1G, PCI Express, OBSAI, CPRI, EPON, GPON, DisplayPort, y XAUI • Bloque integrado de la punto final para los diseños de PCI Express (LXT) • Ayuda de tecnología barata de PCI® compatible con los 33 megaciclos, 32 - y especificación 64-bit. • Rebanadas eficientes DSP48A1 • Tratamiento de alto rendimiento de la aritmética y de señales • Rápidamente multiplicador 18 x 18 y acumulador mordido 48 • Capacidad que canaliza y de conexión en cascada • Pre-serpiente para ayudar a usos del filtro • Bloques integrados del regulador de la memoria • Ayuda de RDA, de DDR2, de DDR3, y de LPDDR • Tarifas de datos hasta 800 Mb/s (ancho de banda del pico de 12,8 Gb/s) • estructura del autobús del Multi-puerto con la independiente primero en entrar, primero en salir para reducir problemas de la sincronización del diseño • Recursos abundantes de la lógica con capacidad creciente de la lógica • Registro de cambio opcional o ayuda distribuida de RAM • 6 entrada eficiente LUTs mejorar funcionamiento y minimizar poder • LUT con los balanceos duales para los usos céntricos de la tubería • Bloque RAM con una amplia gama de granulosidad • El bloque rápido RAM con byte escribir permite • 18 bloques del Kb que se pueden programar opcionalmente como dos 9 espolones independientes del bloque del Kb • Teja de la gestión del reloj (CMT) para el funcionamiento aumentado • Sincronización de poco ruido, flexible • Los encargados de reloj de Digitaces (DCMs) eliminan la posición oblicua del reloj y la distorsión del ciclo de trabajo • Lazos sincronizados en fase (PLLs) para la sincronización de la bajo-inquietud • Síntesis de la frecuencia con la multiplicación, la división, y defasador simultáneos • Dieciséis redes globales del reloj de la bajo-posición oblicua • La configuración simplificada, apoya los estándares baratos • el perno 2 auto-detecta la configuración • SPI de tercera persona amplio (hasta x4) y NI ayuda de destello • Flash rico de la plataforma de Xilinx de la característica con JTAG • Ayuda de MultiBoot para la mejora remota con los bitstreams múltiples, usando la protección del perro guardián • Seguridad aumentada para la protección del diseño • Identificador único de la DNA del dispositivo para la autentificación del diseño • Encripción del bitstream de AES en los dispositivos más grandes • Un proceso integrado más rápido con el costo aumentado, bajo, procesador suave de MicroBlaze™ • diseños Industria-principales del IP y de la referencia
