Microprocesador 256K (32K x 8) EEPROM paralelo paginado del circuito integrado de AT28C256-15PU

Microprocesador 256K (32K x 8) EEPROM paralelo paginado de AT28C256-15PU Intergreated

Características

Tiempo rápido del acceso de lectura – 150 ns

La página automática escribe la operación – los cierres de la dirección interna y de datos para 64 bytes – contador de tiempo del control interno

Rápido escriba las duraciones de ciclo – la página escribe la duración de ciclo: 3 ms o 10 ms máximo – la página de 1 a 64 bytes escribe la operación

Disipación de energía baja – corriente activa de 50 mA – corriente espera de 200 µA Cmos

Protección de datos del soporte físico y del software

La interrogación de los DATOS para el final de escribe la detección

Alta tecnología de la confiabilidad Cmos – resistencia: 104 o 105 ciclos – retención de los datos: 10 años

Sola 5V fuente del ± el 10%

Cmos y entradas y salidas compatibles de TTL  

JEDEC Pinout Byte-ancho aprobado

Gamas de temperaturas militares e industriales completas

Opción de empaquetado del verde (Pb/Halide-free)

1. Descripción

El AT28C256 es eléctricamente una memoria borrable y microprogramable de alto rendimiento. Su 256K de la memoria es organizado como 32.768 palabras por 8 pedazos. Fabricado con la tecnología permanente avanzada del Cmos de Atmel, el dispositivo ofrece tiempos de acceso a 150 ns con la disipación de poder de apenas 440 mW. Cuando se no reelige como candidato el dispositivo, la corriente espera del Cmos es menos del µA 200. El AT28C256 está alcanzado como RAM estático para haber leído o escribe el ciclo sin la necesidad de componentes externos. El dispositivo contiene un registro de la página de 64 bytes para permitir la escritura de hasta 64 bytes simultáneamente. Durante un ciclo de la escritura, las direcciones y 1 a 64 bytes de datos internamente están trabados, liberando el ómnibus de la dirección y de datos para otras operaciones. Después de la iniciación de un ciclo de la escritura, el dispositivo escribirá automáticamente los datos trabados usando un contador de tiempo del control interno. El extremo de un ciclo de la escritura se puede detectar por la interrogación de los DATOS de I/O7. El extremo de un ciclo de la escritura se ha detectado un nuevo acceso para haber leído o escribe una vez puede comenzar. El AT28C256 de Atmel tiene características adicionales para asegurar de alta calidad y manufacturability. El dispositivo utiliza la corrección de error interno para la resistencia extendida y las características mejoradas de la retención de los datos. Un mecanismo opcional de la protección de datos del software está disponible guardar contra inadvertido escribe. El dispositivo también incluye un suplemento 64 bytes de EEPROM para la identificación o el seguimiento de dispositivo.

2. Tipos de conexión

4. Operación del dispositivo

4,1 leído

El AT28C256 está alcanzado como RAM estático. Cuando el CE y OE son bajos y somos altos, los datos almacenados en la posición de memoria determinada por los pernos de la dirección se afirman en las salidas. Las salidas se ponen en el alto estado de la impedancia cuando el CE u OE es alto. Esta dual-línea control da a diseñadores flexibilidad en la prevención del argumento del autobús en su sistema.

El byte 4,2 escribe

Un pulso bajo en entrada NOSOTROS o del CE con CE o NOSOTROS punto bajo (respectivamente) y alto de OE iniciamos un ciclo de la escritura. La dirección está trabada en el borde que cae el CE o de NOSOTROS, cualquiera ocurre por último. Los datos son trabados por el primer borde de levantamiento el CE o de NOSOTROS. Una vez que un byte escribe se ha comenzado le se mide el tiempo automáticamente a la realización. Una vez que una operación programada se ha iniciado y para la duración del tWC, una operación leída será con eficacia una operación de la interrogación.

4,3 la página escribe

La página escribe la operación del AT28C256 permite 1 a 64 bytes de datos que se escribirán en el dispositivo durante un solo período programado interno. Una página escribe la operación se inicia de la misma manera que un byte escribe; el primer byte escrito se puede entonces seguir por 1 a 63 bytes adicionales. Cada byte sucesivo se debe escribir dentro de 150 µs (tBLC) del byte anterior. Si se excede el límite del tBLC el AT28C256 dejará de aceptar datos y comenzará la operación programada interna. Todos los bytes durante una página escriben la operación deben residir en la misma página según lo definido por el estado del A6 - entradas A14. Para cada uno altos a la transición baja durante la página escribimos la operación, A6 - A14 debe ser lo mismo. Los A0 a las entradas A5 se utilizan para especificar qué bytes dentro de la página deben ser escritos. Los bytes se pueden cargar en cualquier orden y se pueden alterar dentro del mismo período de la carga. Solamente los bytes que se especifican para escribir serán escritos; el ciclo innecesario de otros bytes dentro de la página no ocurre.

4,4 interrogación de los DATOS

El AT28C256 ofrece la interrogación de los DATOS para indicar el extremo de un ciclo de la escritura. Durante un byte o una página escriba del ciclo frustrado leído del byte pasado escrito dará lugar al complemento de los datos escritos que se presentarán en I/O7. El ciclo de la escritura se ha terminado una vez, los datos verdaderos son válidos en todas las salidas, y el siguientes escriben el ciclo pueden comenzar. La interrogación de los DATOS puede comenzar en cualquier momento durante el ciclo de la escritura

4,5 pedazo de palanca

Además de DATOS la votación del AT28C256 proporciona otro método para determinar el extremo de un ciclo de la escritura. Durante la operación de la escritura, las tentativas sucesivas de leer datos del dispositivo darán lugar a I/O6 que conecta entre uno y cero. La escritura ha terminado una vez, I/O6 parará el conectar y los datos válidos serán leídos. La lectura del pedazo de palanca puede comenzar en cualquier momento durante el ciclo de la escritura.

4,6 protección de datos

Si las precauciones no se toman, inadvertido escribe puede ocurrir durante las transiciones de la fuente de alimentación del sistema huesped. Atmel ha incorporado el hardware y las características del programa que protegerán la memoria contra inadvertido escriben.

4.6.1 protección del hardware

Las características de hardware protegen contra inadvertido escriben al AT28C256 de las siguientes maneras: (a) sentido de VCC – si VCC está debajo de 3.8V (típico) que se inhibe la función de la escritura; (b) VCC poder-en retraso – una vez que VCC ha alcanzado 3.8V que el dispositivo medirá el tiempo automáticamente hacia fuera del ms 5 (típico) antes de permitir una escritura; (c) escribe inhibe – sosteniendo de OE bajo, el CE alto o NOSOTROS altos inhibe escribe ciclos; y (d) filtro anti-ruidos – los pulsos de menos de 15 ns (típico) en las entradas NOSOTROS o del CE no iniciaremos un ciclo de la escritura.

4.6.2 protección de datos del software

Una característica de protección de datos controlada software se ha ejecutado en el AT28C256. Cuando está permitida, la protección de datos (SDP) del software, prevendrá inadvertido escribe. La característica del SDP se puede permitir o inhabilitar por el usuario; el AT28C256 se envía de Atmel con el SDP inhabilitado.

El SDP es permitido por el sistema huesped que publica una serie de tres escribe comandos; tres bytes específicos de datos se escriben a tres direcciones específicas (refiera “al algoritmo de la protección de datos del software”). Después de escribir la secuencia de comando de 3 bytes y después de que el tWC el AT28C256 entero sea protegido contra inadvertido escriba las operaciones. Debe ser observado, ése protegió una vez el anfitrión puede todavía realizar un byte o la página escribe al AT28C256. Esto es hecha precediendo los datos que se escribirán por la misma secuencia de comando de 3 bytes usada para permitir el SDP.

Fijado una vez, el SDP seguirá siendo activo a menos que se publique la secuencia de comando de la neutralización. Las transiciones del poder no inhabilitan el SDP y el SDP protegerá el AT28C256 durante condiciones del ciclo inicial y del poder-abajo. Todas las secuencias de comando deben ajustarse a la página escriben especificaciones de la sincronización. Los datos en las secuencias de comando de la permisión y de la neutralización no se escriben al dispositivo y las direcciones de memoria usadas en la secuencia se pueden escribir con datos en o un byte o la página escribe la operación.

Después de fijar el SDP, cualquier tentativa de escribir al dispositivo sin la secuencia de comando de 3 bytes comenzará el interno para escribir contadores de tiempo. No se escribirá ningunos datos al dispositivo; sin embargo, para la duración del tWC, las operaciones leídas votarán con eficacia operaciones. 4,7 la identificación de dispositivo un suplemento 64 bytes de la memoria de EEPROM está disponible para el usuario para la identificación de dispositivo. Aumentando A9 12V al ± 0.5V y usando las ubicaciones 7FC0H de la dirección a 7FFFH los bytes adicionales puede ser escrito a o leer en de la misma manera que el arsenal regular de la memoria.

4,8 modo opcional del borrado del microprocesador

El dispositivo entero se puede borrar usando 6 que el byte codifica en software. Vea por favor “la nota de uso del borrado del microprocesador del software” para los detalles

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