COPITA síncrona 256Mb x4 x8 x16 SDRAM de los chips CI programables MT48LC32M8A2
COPITA síncrona
MT48LC64M4A2 – 16 megohmios bancos de x 4 x 4
MT48LC32M8A2 – 8 megohmios bancos de x 8 x 4
MT48LC16M16A2 – 4 megohmios bancos de x 16 x 4
Características
• PC100- y PC133-compliant
• Completamente síncrono; todas las señales se registraron en el borde positivo del reloj de sistema
• Operación canalizada interna; la dirección de columna se puede cambiar cada ciclo de reloj
• Bancos internos para el acceso/la precarga de ocultación de la fila
• Longitudes programables de la explosión: 1, 2, 4, 8, o página completa
• La precarga auto, incluye precarga auto concurrente, y el auto restaura modos
• El uno mismo restaura modo
• 64ms, ciclo 8.192 restauran
• entradas y salidas LVTTL-compatibles
• Sola fuente de alimentación de +3.3V ±0.3V
Marcado de las opciones
• Configuraciones
– 64 megohmios x 4 (16 megohmios bancos de x 4 x 4) 64M4
– 32 megohmios x 8 (8 megohmios bancos de x 8 x 4) 32M8
– 16 megohmios x 16 (4 megohmios bancos de x 16 x 4) 16M16
• Escriba la recuperación (t WR)
– t WR = “2 CLK” 1 A2
• Paquete plástico – OCPL2
– 54 perno TSOP II OCPL2 (400 milipulgada) TG
(estándar)
– 54 perno TSOP II OCPL2 (400 milipulgada) P
Pb-libre
– 60 bola FBGA (x4, x8) (8m m x 16m m) FB
– 60 BB Pb-libre de la bola FBGA (x4, x8)
(8m m x 16m m)
– 54 bola VFBGA (x16) (8m m x 14 milímetros) FG
– 54 bola VFBGA (x16) BG Pb-libre
(8m m x 14 milímetros)
• El medir el tiempo (duración de ciclo)
– @ CL 6.0ns = 3 (x8, x16 solamente) -6A
– @ CL 7.5ns = 3 (PC133) -75
– @ CL 7.5ns = 2 (PC133) -7E
• El uno mismo restaura
– Estándar ningunos
– Energía baja L3
• Gama de temperaturas de funcionamiento
– Anuncio publicitario (0°C +70°C) a ningunos
– Industrial (– 40°C +85°C) al TIC
• Revisión del diseño: D
Notas: 1. refiera a la nota técnica del micrón: TN-48-05.
2. Línea de despedida excéntrica.
3. Micrón del contacto para la disponibilidad.
Descripción general
El 256Mb SDRAM es un Cmos de alta velocidad, memoria de acceso aleatorio dinámica que contiene 268.435.456 pedazos. Internamente se configura mientras que una COPITA del patio-banco con un interfaz síncrono (todas las señales se registran en el borde positivo de la señal de reloj, CLK). Cada uno de los bancos del pedazo de x4 67.108.864 es organizado como 8.192 filas por 2.048 columnas por 4 pedazos. Cada uno de los bancos del pedazo de x8 67.108.864 es organizado como 8.192 filas por 1.024 columnas por 8 pedazos. Cada uno de los bancos del pedazo de x16 67.108.864 es organizado como 8.192 filas por 512 columnas por 16 pedazos.
Lea y escriba los accesos a SDRAM se estallan orientó; los accesos comienzan en una ubicación seleccionada y continúan para un número programado de ubicaciones en una secuencia programada. Los accesos comienzan con el registro de un comando ACTIVO, que después es seguido por HABER LEÍDO o ESCRIBE comando. Los pedazos de la dirección registraron coincidente con el comando ACTIVO se utilizan para seleccionar el banco y la fila que se alcanzarán (BA0, BA1 seleccionan el banco; A0-A12 seleccionan la fila). Los pedazos de la dirección registraron coincidente con HABER LEÍDO o ESCRIBEN comando se utilizan para seleccionar la ubicación de la columna que comenzaba para el acceso de la explosión.
SDRAM prevé haber leído programable o escribe las longitudes (BL) de la explosión de 1, 2, 4, o 8 ubicaciones, o la página completa, con una explosión termina la opción. Una función auto de la precarga se puede permitir proporcionar una precarga uno mismo-sincronizada de la fila que se inicie en el final de la secuencia de la explosión.
El 256Mb SDRAM utiliza una arquitectura canalizada interna para alcanzar la operación de alta velocidad. Esta arquitectura es compatible con la regla 2n de arquitecturas del prefetch, pero también permite que la dirección de columna sea cambiada en cada ciclo de reloj para alcanzar un de alta velocidad, completamente de acceso aleatorio. Precargar un banco mientras que el acceso de uno de los otros tres bancos ocultará la PRECARGA completa un ciclo y proporciona la operación inconsútil, de alta velocidad, de acceso aleatorio.
El 256Mb SDRAM se diseña para actuar en sistemas de memoria 3.3V. Un auto restaura modo se proporciona, junto con un poder-ahorro, modo del poder-abajo. Todas las entradas y salidas son LVTTL-compatibles.
El substancial de la oferta de SDRAMs avanza en rendimiento operativo de la COPITA, incluyendo la capacidad de estallar síncrono datos a una alta tarifa de datos con la generación automática de la columna-dirección, la capacidad de interpolar entre los bancos internos para ocultar tiempo de la precarga, y la capacidad para cambiar aleatoriamente direcciones de columna en cada ciclo de reloj durante una explosión tiene acceso.
64 bloque diagrama funcional del megohmio x 4 SDRAM
32 bloque diagrama funcional del megohmio x 8 SDRAM
16 bloque diagrama funcional del megohmio x 16 SDRAM
